Research on Evaluation StandardsforIntegrated CircuitIP Cores

LI Kun1 CHEN Rong2 WEN Xiaoqian1 LI Miao3 （1.China Electronics Standardization Institute; 2.Institute of Microelectronicsof the Chinese Academy of Sciences; 3.Information Science Academy of China Electronics Technology Group Corporation）

Abstract：With the increasing complexityof integrated circuit design，intelectual propertycores havebecomeacrucial component ofmodernchipdesign.Thecorrctness，reliabilityandperformanceofIPcoresdirectly impacttheoveralluality anddevelopmenteffciencyofSystemonChip（SoC）.However，itisrequiredtoestablishasetofscientificandcompreensive evaluationmethodduetotheissuesofcurrent evaluationstandards forIPcoressuchaslackofuniformityandinsufcient verification.This paper proposes a set of evaluation standards for IPcores combining design verification and silicon verification through the in-depth researchonrelevant methods.The standard covers functional verification，performance verification，areachecking，codequalitychecking，deliverableinformationmaterials，andsiliconverification，providing clear guidanceforthestandardizeddesign，verification，anddeliveryofIores.Italsonalyzestheadvantagesanddsadvantages of existing international and domestic standardsand puts forward future research directions，including the development ofmore targeted standards forspecific functionalareas （such asartificial inteligence andcybersecurity），moreefficient verificationmethodsand tools，andactive participation in the developmentand exchangeofinternational standards.

Keywords：integrated circuit IP cores; evaluation standards;design verification; silicon validatior

0 引言

在微電子技術的廣闊領域中，集成電路IP核作為關鍵的電路模塊，因其可復用性和獨立功能性，成為了現(xiàn)代芯片設計的基石。研發(fā)者憑借其知識產權屬性，依據(jù)相關交易規(guī)則，能夠授權其他方在其設計的更大規(guī)模集成電路中嵌入式復用IP核。這種基于IP核的設計模式，不僅有效降低了SoC的設計難度，還顯著縮短了設計周期，同時提升了SoC的可靠性，使其在集成電路產業(yè)中占據(jù)了愈發(fā)重要的地位。因此，IP核的設計、開發(fā)、評測、標準以及管理等方面的建設，已然成為未來微電子技術發(fā)展的關鍵支柱。

回溯歷史，歐美國家在20世紀90年代便已洞見IP核設計復用的巨大潛力，將其作為關鍵技術和產業(yè)模式予以重點培育和發(fā)展。經過多年深耕，他們在CPU、DSP、總線、接口、存儲器等各類IP核的研究上取得了豐碩成果，并先后形成了VSIA、OCP-IP和SPIRIT三大具有廣泛影響力的工業(yè)標準聯(lián)盟，有力地推動了IP核技術的迅猛發(fā)展。與此同時，IEEE（電氣和電子工程師協(xié)會）也在SoC設計標準化方面開展了大量卓有成效的工作。其中，IEEE1500《基于嵌入式核集成電路的可測性方法》這一標準，在行業(yè)內更是憑借其科學性和實用性，贏得了廣泛的認可與應用。

在此背景下，本研究聚焦于IP核評測方法的探索與完善，致力于解決當前IP核評測過程中存在的諸多問題，如：標準不統(tǒng)一、需求不明確以及驗證不充分等。通過構建一套科學合理的評測標準體系，旨在為IP核的技術進步、質量提升、成本優(yōu)化以及產業(yè)協(xié)同提供堅實的支撐和保障，助力集成電路產業(yè)的蓬勃發(fā)展。

研究。該工作組從工業(yè)應用的實際需求出發(fā)，對IP核質量進行了明確定義，并開發(fā)了一套較為全面的綜合性質量評估方法——質量評估表格（QSS）方法。QSS方法涵蓋了IP核質量的多個關鍵特性，每個特性都對應有專門的度量標準，這些度量標準專為滿足IP核開發(fā)商和集成商快速集成的需求而設計。

VSIA的質量工作組進一步提出，IP核的質量屬性并非單一維度的，而是分布在“四維正交”的坐標軸上，具體包括：IP核的開發(fā)過程、IP核的驗證、IP核的成熟度以及IP核供應商能力。基于這一框架，不僅可以制定出統(tǒng)一的行業(yè)質量評估標準，還充許用戶根據(jù)自身實際需求對質量屬性進行靈活調整，如：增加、刪減或修改等。為了便于實際操作，VSIA還開發(fā)了一個可擴展的質量評估電子表格（QES）[2，如圖1所示，其中包含了上述4個坐標軸上的50個質量屬性，并為每個屬性明確了相應的準則、度量和權重。通過估算各屬性的權值，即可實現(xiàn)對IP核質量的評估。在實際評測過程中，以被評測的IP核為對象，通過回答一系列問題來積累分數(shù)，進而依據(jù)最終得分對同類型IP核的質量等級進行劃分。然而，這種評測方法主要依賴定性分析，易受人為因素等影響，難以實現(xiàn)精準量化。同時，由于需要評測人員手工打分，導致評估效率低下，無法滿足快速準確評估的需求。

此外，QIP的評測內容涉及較多設計細節(jié)，更適合設計人員或IP核提供商使用。雖然其評估結果對IP核設計者具有較好的指導和參考價值，但對于IP核用戶而言，其適用性并不理想，且尚未在國內得到廣泛應用。鑒于此，當前迫切需要建立一套專門針對SoC集成、貼合IP核用戶需求的IP核評測標準，以確保IP核的質量，滿足集成電路產業(yè)發(fā)展的實際需求。

1 研究現(xiàn)狀

VSIA（VirtualSocketInterfaceAlliance，虛擬插座接口聯(lián)盟）作為IP核領域的重要組織，于2001年專門成立了一個工作組，專注于IP核質量評估的

2 IP核設計質量考核要求

本文首先基于IP核設計參考流程，重點針對IP核設計數(shù)據(jù)進行邏輯設計、功能驗證、邏輯實現(xiàn)、參考腳本的檢查與檢測。實現(xiàn)對IP核功能與性能（如參數(shù)、指標、功能、性能等）的快速測試，形成面向IP核的功能與性能測試流程。

在IP核的設計質量保證方面，分為6個基本部分（見表1）：功能驗證、版圖驗證、性能驗證、面積檢查、代碼質量檢查和可交付信息資料。這6個部分相互關聯(lián)、相互補充，共同構成了一個全方位、多層次的IP核設計質量考核框架，為確保IP核的高質量設計奠定了堅實基礎。

2.1功能驗證

在設計和制造時所設定的標準工藝條件、電壓范圍以及溫度范圍內，IP核能夠正常工作；對于所有合理的配置情況，要求IP核正常工作。IP核功能完備性是IP核設計質量保證的關鍵。功能主要通過代碼覆蓋率和驗證覆蓋率來衡量，主要用來檢查待評測IP核功能與設計規(guī)范的一致性以及功能的完備性。代碼覆蓋率的高低反映了功能驗證測試激勵的完備性，是反映代碼質量的一個重要指標。IP核的要求相對較高，所以需要專用準則；代碼覆蓋準則分為通用準則和專用準則見表2。

2.2版圖驗證

版圖驗證包括設計規(guī)則檢查（DRC）、版圖原理圖一致性檢查（LVS）、電學特性規(guī)則檢查（ERC）和天線效應檢查等。DRC主要用于檢查芯片版圖的幾何學和物理學規(guī)則。它驗證芯片版圖中的元件、連線和金屬層等是否符合制造工藝要求。例如，檢查是否存在元件間的間隙小于最小規(guī)定值、連線寬度小于要求、金屬層之間是否有不允許的交叉等。DRC可以幫助發(fā)現(xiàn)芯片版圖中的幾何缺陷，并確保芯片在制造過程中能夠正常生產。ERC主要用于檢查芯片版圖中的電氣連接是否正確，以發(fā)現(xiàn)可能導致短路、開路或連通性問題的情況。ERC檢查電路網表，驗證電源連通性、信號引腳連接以及電路中沒有懸空的輸入輸出。通過ERC，可以確保芯片電路的正確性和連通性，避免潛在的電氣問題?？煽啃砸?guī)則檢查主要用于驗證芯片版圖中的各種可靠性規(guī)則，以確保芯片在使用中能夠滿足可靠性要求。這些規(guī)則包括電遷移（Electromigration）、電流密度（CurrentDensity）、反向漏電壓降（ReverseBiasLeakage），以及熱載流子注人（HotCarrierInjection）等。通過此類規(guī)則檢查，可以提早發(fā)現(xiàn)可能導致芯片失效或性能退化的潛在問題。對于一些特殊應用場景，如：航空航天和核能等，輻射加固非常關鍵。RHA規(guī)則檢查用于驗證芯片版圖是否符合相關輻射加固要求，以確保芯片能夠在高輻射環(huán)境下正常工作。

2.3性能驗證

性能驗證則要覆蓋IP核工作溫度范圍和電氣的極限范圍，使用合適的工具和方法對IP核的性能進行測量?？梢允褂梅抡婀ぞ哌M行時序仿真，評估IP核在不同工作條件下的延遲、吞吐量和功耗等性能指標。通過分析綜合報告，綜合設計的Spec，然后生成設計基本參數(shù)評估報告。

性能驗證主要是對IP核設計規(guī)范已經定義了的基本參數(shù)開展評估，包括了芯片的基本參數(shù)，如：時鐘主頻、電壓、工作溫度、所用工藝庫等，在整個評估過程中首先指定一個標準的工藝庫，在綜合后的電路中插入掃描電路并形成掃描鏈，應用測試向量自動生成工具（ATPG）自動產生測試向量，對IP核的可測性質量性能進行評估；利用動態(tài)平均功耗、靜態(tài)功耗和基于實際測試向量下的功耗，對功耗質量進行表征，針對設計的功耗分析，通過應用測試向量并分析電路的內部結點活動情況來得出功耗的大致分析報告；通過仿真得出時序裕量，來評估IP核的時序質量，時序裕量越高說明IP核的時序質量越高。具體性能參數(shù)仿真內容見表3。

2.4面積檢查

對IP核的物理面積進行評估和驗證，主要用于確定IP核在芯片中所占用的物理空間大小。包括版圖提?。簭腎P核的版圖中提取出所需的物理尺寸信息，包括面積、周長、寬度等。這可以通過使用EDA工具（如：布局工具）來實現(xiàn)。面積計算：根據(jù)提取的版圖信息，計算IP核所占用的物理面積。面積對比：將計算得到的IP核面積與設計規(guī)格或預期的面積進行對比。如果兩者存在顯著差異，則可能需要進一步檢查和調整IP核的物理實現(xiàn)，以確保其面積滿足設計要求。面積優(yōu)化：如果IP核的面積超出了設計限制，需要進行面積優(yōu)化。這可能包括對電路結構進行優(yōu)化、調整IP核的布局和布線、減少不必要的資源使用等。通過優(yōu)化，可以減小IP核的面積，從而降低芯片的總體成本和功耗。

2.5代碼質量檢查

為了確保IP核的代碼質量，將自動調用EDA工具，通過相應的參數(shù)完成對指定部分的代碼評估，生成評估報告，視評估報告情況決定是否對該部分進行改進。常用的代碼檢查工具有LEDA、nlint、VN-Check等，通過對RTL級代碼的結構做靜態(tài)分析，推斷代碼存在的邏輯錯誤、代碼是否可以綜合以及與編碼標準的吻合程度，評測指標包括Error的數(shù)目、Warning的數(shù)目以及與代碼規(guī)則的吻合程度等。

2.6可交付信息資料

可交付信息資料是IP核設計質量的重要組成部分，它涵蓋了在將IP核提供給芯片設計用戶或集成商時所需提供的各類文檔和數(shù)據(jù)。這些資料的主要目的是幫助用戶正確理解和使用IP核，確保IP核在芯片設計中能夠穩(wěn)定、可靠地運行，并且滿足系統(tǒng)設計的要求。同時，完善的可交付信息資料能夠為用戶提供更加全面的技術支持和參考，有效節(jié)省用戶的開發(fā)時間和成本，提高整個芯片設計的效率和質量，增強產品的市場競爭力?？山桓缎畔⒌念悇e包括文檔交付、設計交付、物理設計交付、模型交付、功能驗證交付、測試交付、硅驗證交付以及系統(tǒng)應用交付等方面。

3 IP核硅驗證方法

第二章中IP核設計質量考核的要求，主要涵蓋了代碼檢查、功能仿真、參數(shù)仿真、綜合等手段。然而，這些仿真和驗證手段并不能完全反映IP核設計在實際制造和應用中的真實情況。因此，必須通過實際流片后的測試，即IP核硅驗證才能全面、準確地驗證IP核自身的指標參數(shù)、功能、性能以及可靠性。本章將重點分析IP核硅驗證過程中應進行的可靠性試驗內容和方法。

3.1IP核硅驗證與集成電路試驗標準的適用性分析

（1）IP核硅驗證測試質量評估

IP核的硅驗證測試質量評估是確定或驗證電路功能和性能的重要方式，對于驗證設計、保證質量、分析失效以及指導應用具有重要意義。然而，由于IP核的交付形態(tài)、屬性特征以及應用方式均有別于集成電路芯片，現(xiàn)有的測試方法在反映和呈現(xiàn)IP核真實性能方面存在著一定的局限。例如，封裝測試時的封裝引腳、寄生參數(shù)以及測試板等，裸片測試過程中測試儀器的去嵌人、校準等，這些因素會影響IP核的測試性能。如何去除這些影響因素，或者對其進行建模分析，擬合測試結果與模型參數(shù)，從而得到真實的性能，目前還沒有很好的解決方案。另外，IP核的集成環(huán)境與測試環(huán)境之間的差異也可能影響測試結果的適用性。

現(xiàn)在還沒有專門針對IP核硅驗證的考核的標準或者規(guī)范，只是在IP核基礎標準中對IP核的測試方案、測試環(huán)境等提出了總體要求，IP核測試信息主要體現(xiàn)在硅驗證交付項中。例如，SJ/T11478-2014《IP核質量評測》[3中僅規(guī)定了提交硅驗證測試手冊、測試報告等，測試結果可以作為IP核應用成熟度、質量評測的參考信息和證明材料。

集成電路標準目前沒有明確規(guī)定IP核硅驗證的考核的具體方法和流程，現(xiàn)有標GB/T 12750^[4] 只對集成電路檢驗流程進行了總體要求（篩選、鑒定和質量一致性檢驗）。

（2）IP核可靠性試驗和檢驗評估

可靠性試驗和檢驗是為了確保提交的產品符合規(guī)范要求。IP核在規(guī)模、種類以及功能等方面已經與傳統(tǒng)微電子器件、IC芯片產生了很大差異，IP核的可靠性技術面臨著挑戰(zhàn)：電性能的不可測性、環(huán)境適應與機械應力試驗的不可模擬性、傳統(tǒng)試驗方法的不適應性等。

IP核進行可靠性試驗和檢驗時，需要流片制造得到實物樣本。所有用于檢驗的樣本在適當封裝后，應進行封裝檢查，剔除由于封裝引起的失效樣本。所有IP核樣本都應進行篩選，通過計算相應的允許不合格品率（PDA），判斷檢驗批的質量水平，決定接收與拒收。IP核樣本完成規(guī)定的篩選要求之后，應從組合好的檢驗批或檢驗子批中隨機抽取樣本進行后續(xù)的鑒定和質量一致性檢驗

IP核的鑒定是對樣品進行的一系列完整的檢驗，根據(jù)不同需要對樣品質量進行全面考核，目的在于確定IP核是否符合規(guī)范要求。質量一致性檢驗是以逐批檢查為基礎，對IP核主要質量指標進行考核，用于確定IP核在生產制造中能否保證質量持續(xù)穩(wěn)定。

3.2IP核硅驗證試驗方法

IP核硅驗證技術包括基本功能驗證，基本參數(shù)驗證，特征性能驗證的電性能驗證以及IP核環(huán)境適應性驗證。硅驗證的評價內容如圖2所示。

其中電性能驗證包括基本功能驗證、基本參數(shù)驗證、特征性能驗證，通過相關判據(jù)以評價報告形式說明IP核功能是否正確；基本參數(shù)評價覆蓋IP核的直流、開關、動態(tài)特性，通過相關參數(shù)評價及儀器的支持，不僅獲得IP核的參數(shù)評價報告同時還獲得IP核的信號完整性模型（IBIS）；通過相關測試設備的支持，完成對特征性能的評價例如高速端口的輸出抖動，接收容忍度等評價，同時對于標準化協(xié)議的物理層（如：PCIE，RapidIO等）還需要進行相關模板測試碰撞的評價，通過前述試驗獲得IP核的評價報告，眼圖模板，誤碼率浴盆曲線等。

環(huán)境試驗需要通過相關試驗設備及試驗方法對IP核應用的重要環(huán)境適應問題，包括溫度環(huán)境適應性、工藝適應性等，最終以評價報告形式，體現(xiàn)IP核的環(huán)境適應性問題。

綜上，IP核硅驗證應包括以下內容。

一是電性能驗證，這不僅包括驗證IP核功能是否正確，還應確保測試功能的全面覆蓋。同時，必須進行三溫電測試以及最壞工作條件下的測試（如：最大工作電壓拉偏測試等），通過對硅驗證芯片的電測試，準確驗證IP核功能是否滿足設計要求，并全面覆蓋IP核的直流、開關、動態(tài)特性等基本參數(shù)。

二是老煉和壽命試驗，通過對硅驗證芯片進行老煉和壽命試驗，驗證IP核在長期使用過程中的可靠性，確保其在產品的整個生命周期內能夠穩(wěn)定運行。

三是環(huán)境試驗，針對IP核可靠性關鍵因素，開展失效分析試驗，如：FIB（聚焦離子束）、X射線、超聲檢測、SEM（掃描電子顯微鏡）等試驗，并合理確定試驗應力條件和失效判據(jù)，為IP核的可靠性評估提供科學依據(jù)。

四是制定IP核硅驗證質量考核評價方案，包括篩選、鑒定檢驗及對應的A組、B組、C組、D組和E組檢驗等內容，對檢驗分組的劃分、不同試驗分組的疊加、抽樣方案、失效判據(jù)的合理性進行系統(tǒng)驗證，確保硅驗證過程的科學性和有效性。

需要特別指出的是，IP核作為集成電路的一種重要形式，在集成到SoC之前，必須經過嚴格的鑒定，以固化其產品設計狀態(tài)。盡管IP核分為軟核、固核、硬核3種形式，尤其是軟核不與特定工藝綁定，但對其進行硅驗證鑒定仍是十分必要的。然而，質量一致性檢驗在IP核的復用過程中則顯得相對不必要。這是因為在IP核的復用過程中，主要是代碼、網表和版圖的復用，只要這些要素和工藝保持不變，其技術狀態(tài)就不會發(fā)生變化，因此無需進行重復的質量一致性檢驗。只有當IP核的技術狀態(tài)發(fā)生變化，或者采用的工藝發(fā)生變更時，才需要重新進行鑒定。

在鑒定前，IP核硅驗證芯片應按照表4的規(guī)定進行嚴格的篩選，確保用于鑒定的樣本質量可靠，能夠真實反映IP核的實際性能和質量水平。

如果樣本的一個或多個參數(shù)的測試結果超出規(guī)定值，則該樣本失效。經失效分析，如果不合格是由于封裝帶來的，則不計入PDA。有缺陷的樣品（含組裝中引入的缺陷如開路、短路等）在證實后確為非芯片原因引起的，應予以剔除并替換。

完成規(guī)定的篩選要求之后，應從檢驗批中隨機抽取樣本，嚴格按照表5中規(guī)定的樣本大小和試驗要求進行選取。表5中的鑒定檢驗規(guī)定適用于IP核的初始鑒定以及設計發(fā)生變化時的重新鑒定，確保IP核在不同階段的質量都能得到全面、準確的評估。

4 結論和建議

本研究對集成電路IP核評測方法進行了系統(tǒng)而深入的探索與研究，取得了以下主要成果

（1）通過對IP核的實際需求、研制現(xiàn)狀以及國內外標準的技術分析，全面揭示了IP核評測要求。同時，深入研究了現(xiàn)有標準在內容覆蓋、技術成熟度、國際兼容性等方面的優(yōu)缺點，為后續(xù)標準的制定和完善提供了詳實的參考依據(jù)和重要的理論支撐。

（2）借鑒國內外相關標準的先進經驗和成熟方法，提出了一套將設計驗證和硅驗證方法有機結合的IP核評測標準。這一標準體系涵蓋了功能驗證、性能驗證、面積檢查、代碼質量檢查、可交付信息資料以及硅驗證等多個關鍵方面，能夠為IP核的標準化設計、驗證與交付提供全面、明確且具有實踐指導意義的規(guī)范，有助于提升IP核的設計質量，促進集成電路產業(yè)的協(xié)同發(fā)展。

在未來的集成電路IP核評測標準研究中，應進一步深化相關研究工作，持續(xù)完善標準體系，并積極推動其在產業(yè)內的廣泛應用，為我國電子事業(yè)的長遠發(fā)展提供堅實的技術支撐。

綜上所述，本研究在集成電路IP核評測標準領域取得了一定的成果，但仍需在上述方向持續(xù)發(fā)力，以推動我國集成電路產業(yè)不斷邁向新的高度，實現(xiàn)高質量、可持續(xù)發(fā)展。

參考文獻

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