史柱， 王斌， 趙雁鵬， 楊博， 盧紅利， 高利軍， 劉文平

(西安微電子技術(shù)研究所，陜西，西安 710065)

隨著航天技術(shù)的發(fā)展，空間任務(wù)對(duì)宇航用大規(guī)模集成電路的性能提出了更高的要求，以滿足海量在軌數(shù)據(jù)的處理需求. 目前的宇航級(jí)集成電路中，已經(jīng)集成了各種高速接口[1-2]，其中包括內(nèi)存接口、高速總線接口等. 在這些接口電路中，當(dāng)不需要時(shí)鐘綜合或者頻率變化時(shí)，延遲鎖相環(huán)(delay locked loops,DLLs)由于設(shè)計(jì)簡(jiǎn)單、具有更低的抖動(dòng)性而成為時(shí)鐘和控制信號(hào)的主要來源[3-4].

單粒子瞬態(tài)指的是高能粒子入射集成電路中的敏感節(jié)點(diǎn)時(shí)，產(chǎn)生大量的自由載流子通過漂移和擴(kuò)散，引起的節(jié)點(diǎn)電壓的擾動(dòng). 隨著集成電路加工尺寸的不斷降低，電路工作頻率的不斷提高，SET引發(fā)的空間應(yīng)用集成電路中的軟錯(cuò)誤率愈發(fā)受到關(guān)注. 研究表明[5-6]，壓控延遲線是唯一能夠在時(shí)鐘信號(hào)的輸出端產(chǎn)生丟失脈沖的模塊，與電荷泵同為延遲鎖相環(huán)或者鎖相環(huán)(phase locked loops,PLLs)中對(duì)單粒子事件最為敏感的子電路. 近年來，不少學(xué)者將研究的重點(diǎn)集中在壓控延遲線的加固上，包括偏置電路和基本延時(shí)單元加固. STEPHEN等[7]對(duì)基本的延時(shí)單元做了冗余備份，然后通過組合邏輯電路，濾除了受到單粒子轟擊的輸出信號(hào)，從而起到了加固效果，但是每個(gè)單元都做備份使得壓控延遲線的面積和功耗顯著增加. QIN等[8]提出了交叉耦合負(fù)載結(jié)構(gòu)的延時(shí)單元，通過自身負(fù)載的正反饋?zhàn)饔靡种乒?jié)點(diǎn)電壓的翻轉(zhuǎn)，但是在尺寸較小的情況下，加固效果并不明顯. PIERRE等[9]提出了一種檢測(cè)補(bǔ)償電路，通過增加兩個(gè)運(yùn)放檢測(cè)電壓的變化，從而控制一個(gè)充電管或放電管導(dǎo)通以維持偏置電壓恒定，但是運(yùn)放自身又有引入了敏感節(jié)點(diǎn)，且對(duì)運(yùn)放的速度要求較高，設(shè)計(jì)困難. 趙振宇等[10]通過只增加一個(gè)PMOS管、一個(gè)NMOS管和一個(gè)電阻構(gòu)成了加固結(jié)構(gòu)，但是必須在電壓波動(dòng)超過一個(gè)閾值電壓的情況下，才能打開補(bǔ)償管或者放電管，對(duì)于偏置電壓波動(dòng)較小時(shí)，并無加固作用.

針對(duì)現(xiàn)有加固方法的局限性，本文對(duì)壓控延遲線的兩個(gè)主體部分——偏置電路和延時(shí)單元中的SET分別采取了不同的處理措施. 對(duì)于管子數(shù)目較小的偏置模塊，通過模擬冗余的方式，對(duì)其進(jìn)行復(fù)制，并將輸出偏置電壓相同的節(jié)點(diǎn)連接起來，增加節(jié)點(diǎn)電容和支路的驅(qū)動(dòng)能力；對(duì)于SET產(chǎn)生概率較低但影響不可忽略的延時(shí)單元，本文提出了相應(yīng)的鎖定檢測(cè)電路，將發(fā)生SET的輸出信號(hào)及時(shí)顯示出來，以此來提高延遲鎖相環(huán)輸出信號(hào)的可靠性.

1 電路結(jié)構(gòu)及敏感性分析

圖1為延遲鎖相環(huán)中的壓控延遲線. 輸入?yún)⒖紩r(shí)鐘clkin經(jīng)過緩沖級(jí)之后，分成兩路差分模擬信號(hào)，同時(shí)經(jīng)過雙端轉(zhuǎn)單端電路(D2S)生成clk0時(shí)鐘信號(hào). 然后，每經(jīng)過1/4總長(zhǎng)度的延時(shí)單元，便通過相同的過程產(chǎn)生一路單相時(shí)鐘，依次分別形成相位差為90°的四相時(shí)鐘clk90，clk180，clk270和clk360. 這樣具有固定相位差的信號(hào)，便可以作為高速內(nèi)存的數(shù)據(jù)讀寫控制信號(hào).

圖1 延遲鎖相環(huán)中的壓控延遲線Fig.1 The voltage-controlled delay line in a DLL

事實(shí)上，完整的壓控延遲線不僅包含重復(fù)的延時(shí)單元、D2S模塊，還包括調(diào)整單級(jí)延時(shí)單元延時(shí)大小的偏置電路[11]. 研究表明[12-14]，偏置電路才是壓控延遲線或者壓控振蕩器中對(duì)單粒子事件最為敏感的模塊，其產(chǎn)生的SET響應(yīng)持續(xù)時(shí)間更長(zhǎng). 因此，本文將依次對(duì)延時(shí)單元和偏置電路的單粒子敏感性分別進(jìn)行分析. 圖2(a)為延時(shí)單元的TCAD混合仿真電路，將經(jīng)過工藝校準(zhǔn)的三維NMOS器件代替Spice模型，再進(jìn)行單粒子入射得到SET電流. 然后，利用Spice仿真中的雙指數(shù)電流源與三維器件產(chǎn)生的SET電流擬合，作為整個(gè)延遲鎖相環(huán)仿真時(shí)的粒子入射條件. 該電流模型如式(1)所示.

(1)

式中：I0表示雙指數(shù)電流脈沖峰值；τr和τf分別為上升和下降時(shí)間常數(shù). 圖2(b)給出了在本文的電路尺寸、工作點(diǎn)以及工藝條件下，入射粒子能量為80 MeV·cm2/mg時(shí)，雙指數(shù)電流與TCAD混合仿真中的SET電流擬合結(jié)果：I0=1.18 mA，τr=6 ps，τf=35 ps.

圖2 基本延時(shí)單元中SET電流校準(zhǔn)過程Fig.2 The SET current calibration process of the basic delay cell

根據(jù)本文設(shè)計(jì)，除了clk0之外，每經(jīng)過5級(jí)基本延時(shí)單元便產(chǎn)生一路單相時(shí)鐘. 延時(shí)單元之間傳輸著相位交替的差分信號(hào)，前一級(jí)的輸出即為后一級(jí)的輸入. 圖3是延時(shí)單元的輸出信號(hào)與輸出時(shí)鐘之間的關(guān)系：當(dāng)Outn高于Outp時(shí)，D2S模塊將該狀態(tài)轉(zhuǎn)換為高電平，下一個(gè)時(shí)刻則為低電平. 在1 GHz的輸入?yún)⒖紩r(shí)鐘頻率下，一個(gè)延時(shí)單元的周期即為時(shí)鐘周期，1 ns. 將擬合好的雙指數(shù)電流作為Spice仿真中的粒子入射條件，對(duì)實(shí)際工作中的延遲鎖相環(huán)進(jìn)行轟擊. 分析表明，輸出節(jié)點(diǎn)為延時(shí)單元中最敏感節(jié)點(diǎn)，當(dāng)Outn輸出為高時(shí)，對(duì)該節(jié)點(diǎn)的轟擊會(huì)造成時(shí)鐘的錯(cuò)誤翻轉(zhuǎn). 為了方便描述不同時(shí)刻的單粒子敏感性，對(duì)于一個(gè)延時(shí)單元輸出的高電位，采用7個(gè)點(diǎn)ti，i=1～7，將波形周期平均分成6份.

圖3 延時(shí)單元的輸出信號(hào)與時(shí)鐘的關(guān)系Fig.3 The relationship between output signals of a delay cell and clock

現(xiàn)將延時(shí)單元的敏感性分析結(jié)果總結(jié)如下.

1) 如果轟擊時(shí)間為t1時(shí)刻，那么不分延時(shí)級(jí)，從轟擊的那一級(jí)開始，往后的所有時(shí)鐘占空比都會(huì)發(fā)生一個(gè)周期的變化.

2) 如果轟擊發(fā)生在t2時(shí)刻(或者t1與t2之間的任意時(shí)刻)，那么只有產(chǎn)生時(shí)鐘的那一級(jí)(第5級(jí))或者前一級(jí)受到轟擊才會(huì)導(dǎo)致被轟擊級(jí)對(duì)應(yīng)的時(shí)鐘變化，其他時(shí)鐘不變.t2～t6時(shí)刻(不包括t2)，不論哪一延時(shí)單元受到轟擊，都不會(huì)產(chǎn)生輸出波形變化，主要是由于轟擊產(chǎn)生的Outn低于Outp持續(xù)時(shí)間較短，未被D2S模塊識(shí)別；而t7時(shí)刻，本來就是Outn開始低于Outp的點(diǎn)，即使受到轟擊，只會(huì)加速Outn下降速度，并不影響時(shí)鐘波形.

3) 在本文給定的電路尺寸和LET值為80 MeV·cm2/mg的粒子入射條件下，轟擊延時(shí)單元只發(fā)生了占空比變化的現(xiàn)象，而且只產(chǎn)生一個(gè)時(shí)鐘周期的影響.

圖4為壓控延遲線中偏置電壓產(chǎn)生的線路結(jié)構(gòu). 通過兩路電流鏡確定電路的電流，進(jìn)而產(chǎn)生偏置電壓Vbn和Vbp. 圖中的Vpmrr和Vtrim為固定電壓，由電荷泵的輸出電壓Vc不斷調(diào)節(jié)P2管的電流大小，進(jìn)而調(diào)節(jié)Vbn和Vbp，改變延時(shí)單元的延時(shí). 同樣采用擬合的雙指數(shù)電流作為入射條件的Spice仿真方法[15]，遍歷a，b，c，d，e5個(gè)節(jié)點(diǎn)，得出d，e點(diǎn)是偏置電路中最敏感的節(jié)點(diǎn). 這兩點(diǎn)的電壓擾動(dòng)會(huì)直接改變延時(shí)單元的輸出波形，造成多個(gè)周期的波形畸變.

圖4 壓控延遲線的偏置電路Fig.4 The bias circuit of the voltage-controlled delay line

2 單粒子瞬態(tài)的加固措施

根據(jù)前文分析，壓控延時(shí)單元和偏置電路都是對(duì)SE敏感的模塊. 在敏感性分析時(shí)發(fā)現(xiàn)，偏置電路產(chǎn)生的SET更為嚴(yán)重，影響可能會(huì)持續(xù)更久；而壓控延時(shí)單元受到轟擊之后只產(chǎn)生一個(gè)時(shí)鐘周期的波形畸變. 因此，根據(jù)SET響應(yīng)的嚴(yán)重程度和電路結(jié)構(gòu)的不同，本文分別制定了不同的加固方案：對(duì)于偏置電路，采用模擬冗余的設(shè)計(jì)方法[16]來降低偏置電壓Vbn和Vbp的擾動(dòng)幅度；對(duì)于延時(shí)單元而言，因?yàn)槠溆绊戄^小，且只在特殊的時(shí)刻才會(huì)產(chǎn)生SET響應(yīng)，因此沒有必要使用三模冗余(triple modular redundancy,TMR)等付出巨大性能犧牲的方法[17]專門進(jìn)行加固. 本文設(shè)計(jì)了一種用于檢測(cè)延時(shí)單元SET響應(yīng)的電路，該電路將發(fā)生畸變的時(shí)鐘顯示出來，以提高時(shí)鐘信號(hào)的可靠性.

圖5為偏置電路加固后的線路結(jié)構(gòu)圖. 由于電路中管子數(shù)目較少，因此可以通過模擬冗余的方法，復(fù)制一套偏置電路，然后將偏置電壓的輸出節(jié)點(diǎn)通過阻值相同的電阻連接，并引出最終的輸出節(jié)點(diǎn)，再用電容進(jìn)一步穩(wěn)定. 資料表明[18]，如果原電路受轟擊后偏置電壓擾動(dòng)幅度為ΔV，那么復(fù)制M份之后，該擾動(dòng)將會(huì)降低為ΔV/M. 本文正是基于此思想，設(shè)計(jì)了一份冗余電路，來降低偏置電壓的擾動(dòng).

圖5 偏置電路加固方法Fig.5 The hardened method of the bias circuit

對(duì)于壓控延時(shí)單元，可以根據(jù)輸出四相時(shí)鐘之間的相位關(guān)系，通過邏輯運(yùn)算來檢測(cè)出波形發(fā)生畸變的時(shí)鐘信號(hào). 圖6為設(shè)計(jì)的SET檢測(cè)電路，圖中Buff_t為采樣時(shí)鐘緩沖器，tie_high恒定為高，可認(rèn)為數(shù)字“1”. 正常工作條件下，鎖定之后，clk180與clk360，clk90與clk270之間的相位為互補(bǔ)關(guān)系. 通過相互之間的異或運(yùn)算來檢測(cè)受到轟擊的輸出時(shí)鐘信號(hào).

圖6 壓控延時(shí)線中的SET檢測(cè)電路Fig.6 The SET detection circuit in the voltage-controlled delay line

表1給出了采樣時(shí)鐘上升沿到被測(cè)時(shí)鐘產(chǎn)生的SET脈沖中心的時(shí)間間隔，可以發(fā)現(xiàn)，以90°相位差的前一相時(shí)鐘采樣，具有幾乎固定的延時(shí)大小，同時(shí)還可以定位出錯(cuò)的時(shí)鐘. 表中clk90b1，clk180b1，clk270b1>以及clk360b1分別表示該路時(shí)鐘產(chǎn)生的延時(shí)單元的前一級(jí)在t2時(shí)刻受到轟擊產(chǎn)生的時(shí)鐘.

表1 采樣時(shí)鐘與SET脈沖間隔時(shí)間的關(guān)系Tab.1 The relationship between sampling clock and the interval of SET pulses

在該電路設(shè)計(jì)中，為保證電路正常工作，需要有一路時(shí)鐘保證其波形的正確性. 根據(jù)延時(shí)單元中的SET出現(xiàn)的特殊性，若使用三模冗余加固可以使得clk0免受單粒子干擾. SET檢測(cè)電路的工作原理如下：在未鎖定時(shí)，lock_lo一直保持為高，電路處于復(fù)位狀態(tài)，輸出的結(jié)果無效；當(dāng)clk0與clk360上升沿時(shí)間差處于鎖定誤差范圍內(nèi)時(shí)，lock_lo拉低，電路鎖定，lock_90～lock_360輸出為高；在所有的輸出結(jié)果中，以lock_lo的優(yōu)先級(jí)為最高，如果該信號(hào)發(fā)生了跳變，那么需要將所有的輸出時(shí)鐘同時(shí)無效，直到電路重新鎖定.

3 仿真結(jié)果與分析

通過雙指數(shù)電流源對(duì)壓控延時(shí)單元中3-D TCAD混合仿真產(chǎn)生的SET電流進(jìn)行擬合. 將擬合好的電流作為Spice仿真中的粒子入射條件，轟擊敏感節(jié)點(diǎn)，得出在實(shí)際工作狀態(tài)下的延遲鎖相環(huán)中壓控延遲線的SET響應(yīng)，并驗(yàn)證其加固效果.

如圖7所示，給出了加固前后，偏置電路中d點(diǎn)和e點(diǎn)分別受到粒子入射之后，Vbn和Vbp節(jié)點(diǎn)的電壓翻轉(zhuǎn)幅度. 結(jié)果顯示在未加固的偏置電路中，當(dāng)1.5 μs受到單粒子轟擊之后，Vbn從0.55 V降至最低的0.43 V，翻轉(zhuǎn)幅度為0.12 V；Vbp從0.37 V升至最高的0.47 V，擾動(dòng)電壓高達(dá)0.1 V；加固之后，Vbn的最低值為0.52 V，幅度為0.03 V，和未加固相比，翻轉(zhuǎn)幅度下降了75%；Vbp的最高點(diǎn)為0.41 V，翻轉(zhuǎn)幅度降低了60%，起到了明顯的加固作用.

圖7 加固前后偏置電壓的變化Fig.7 The variation of bias voltage before and after hardening

為了進(jìn)一步驗(yàn)證偏置電路加固的效果，通過Spice仿真，用單粒子轟擊實(shí)際工作中的延遲鎖相環(huán)偏置電路中的d點(diǎn). 圖8給出了偏置電路加固前后的輸出時(shí)鐘波形和鎖定檢測(cè)結(jié)果. 從圖中可知，在未加固的電路中，出現(xiàn)了丟失脈沖現(xiàn)象，而且鎖定檢測(cè)信號(hào)lock_lo并未將這種錯(cuò)誤指示出來. 然而，在加固之后的偏置電路中，丟失脈沖現(xiàn)象不存在，只出現(xiàn)了輕微的時(shí)序失配.

圖8 加固前后的輸出時(shí)鐘波形對(duì)比Fig.8 The comparison of output clock before and after hardening

圖9給出了提出的壓控延時(shí)單元中的SET檢測(cè)電路工作情況. 圖9(a)為了clk90的產(chǎn)生級(jí)在t1時(shí)刻受到轟擊之后的檢測(cè)結(jié)果. 從圖中可以發(fā)現(xiàn)，自clk90之后的所有時(shí)鐘都發(fā)生了一個(gè)時(shí)鐘周期的占空比錯(cuò)誤，并且lock_lo被拉高. 這種情況下，以lock_lo輸出信號(hào)優(yōu)先級(jí)最高，為了保證數(shù)據(jù)傳輸?shù)恼_性，需要將以clk0～clk360為采樣時(shí)鐘的數(shù)據(jù)或者控制信號(hào)無效一個(gè)周期.

圖9(b)中，clk180產(chǎn)生級(jí)的前一級(jí)受到轟擊，lock_180被拉低一個(gè)周期，將占空比的錯(cuò)誤指示出來. 但是這個(gè)時(shí)候，為了保險(xiǎn)起見，也需要將clk270無效一個(gè)周期，因?yàn)閏lk180是clk270的采樣時(shí)鐘，clk180出現(xiàn)錯(cuò)誤，不一定能將有可能同時(shí)發(fā)生的clk270的錯(cuò)誤顯示出來. 但是其他時(shí)鐘clk0，clk90和clk360信號(hào)保持有效，因?yàn)閘ock_lo一直為低. 同理，如果只是clk90發(fā)生了一個(gè)占空比錯(cuò)誤，也需要將clk180，clk270都無效一個(gè)周期.

圖9 不同時(shí)刻轟擊不同延時(shí)級(jí)的加固效果Fig.9 The hardening results of different delay cells struck at different time

需要補(bǔ)充說明的是，如果只是clk360的延時(shí)級(jí)或者該延時(shí)級(jí)的前一級(jí)在t2時(shí)刻受到轟擊導(dǎo)致該時(shí)鐘發(fā)生占空比錯(cuò)誤. 這種情況不僅被lock_360檢測(cè)出來，鎖定檢測(cè)信號(hào)lock_lo也會(huì)檢測(cè)出來，同樣需要把所有時(shí)鐘信號(hào)無效一個(gè)周期. 綜上所述，發(fā)生在壓控延時(shí)單元中的所有SET響應(yīng)都可以被提出的檢測(cè)電路捕獲，因此提高了輸出信號(hào)的可靠性.

集成電路的輻射加固設(shè)計(jì)通常是以犧牲性能為代價(jià)，換取了可靠性的提高，本文中的方法也不例外. 針對(duì)壓控延遲線中的延時(shí)單元，本文將幾種加固方法：三模冗余(TMR)、文獻(xiàn)[7]中的錯(cuò)誤校正電路(ECC)以及本文的檢測(cè)電路在本電路中進(jìn)行了仿真，結(jié)果如表2所示.

表2 壓控延遲線的不同加固方法對(duì)比

從表2結(jié)果來看，本文提出的加固方法從面積和功耗方面都具有一定的優(yōu)勢(shì). TMR對(duì)于數(shù)字電路而言，幾乎達(dá)到了單粒子完全免疫的效果，但是功耗和面積代價(jià)太大；ECC方法能夠直接濾除被轟擊單元中的單粒子瞬態(tài)，但是其所能承受的入射粒子能量有限，一旦發(fā)生了錯(cuò)誤，便無法恢復(fù). 本文提出的加固方法，針對(duì)內(nèi)存接口的應(yīng)用，能夠?qū)⒏哌_(dá)80 MeV·cm2/mg的入射粒子產(chǎn)生的單粒子瞬態(tài)檢測(cè)出來，通過將錯(cuò)誤信號(hào)無效，從而保證了數(shù)據(jù)的可靠性，達(dá)到了很好的加固效果.

4 結(jié) 論

本文首先利用雙指數(shù)電流源擬合了TCAD仿真中的SET電流，以此為Spice仿真的粒子入射條件，分析了壓控延遲線中偏置電路和壓控延時(shí)單元的單粒子事件敏感性. 根據(jù)SET響應(yīng)程度的不同，分別制定了不同的加固措施. 偏置電路中的冗余設(shè)計(jì)使得偏置電壓Vbn和Vbp在受到粒子轟擊后，翻轉(zhuǎn)幅度分別下降了75%和60%，消除了輸出時(shí)鐘信號(hào)中的丟失脈沖；對(duì)于壓控延時(shí)單元，因?yàn)槠銼ET響應(yīng)與轟擊的級(jí)數(shù)以及時(shí)刻密切相關(guān)，且造成的影響只維持一個(gè)時(shí)鐘周期. 對(duì)于這種發(fā)生概率較低的錯(cuò)誤，設(shè)計(jì)了SET檢測(cè)電路. 仿真結(jié)果表明，在1 GHz的輸入?yún)⒖紩r(shí)鐘頻率下，設(shè)計(jì)出的檢測(cè)電路能夠?qū)⒏鞣N情況下有可能出現(xiàn)的SET響應(yīng)檢測(cè)出來，提高了輸出時(shí)鐘信號(hào)的可靠性. 本文設(shè)計(jì)的抗單粒子瞬態(tài)加固壓控延遲線可用于面向空間應(yīng)用的延遲鎖相環(huán)中.