【摘 要】在分析了現(xiàn)有典型的異或門電路的基礎(chǔ)上，提出了基于傳輸管邏輯的低功耗異或門的設(shè)計(jì)。本文電路實(shí)現(xiàn)了內(nèi)部節(jié)點(diǎn)信號的全擺幅，使之具有較強(qiáng)的驅(qū)動能力，且避免了后級反相器中亞閾功耗的產(chǎn)生，實(shí)現(xiàn)了電路的低功耗。在3.3v和1.8v電源下，經(jīng)PSPICE在0.24um工藝下模擬，與已發(fā)表的異或門電路相比，新提出的電路功耗和功耗延遲積的改進(jìn)分別高達(dá)36.5%和68.0%，說明本文設(shè)計(jì)的異或門電路在功耗和延遲方面具有優(yōu)勢。

【關(guān)鍵詞】低功耗；異或門；傳輸管；全擺幅

1.引言

在算術(shù)運(yùn)算電路設(shè)計(jì)中，如用異或門加以設(shè)計(jì)會使電路得到極大的簡化，迄今，人們已提出了實(shí)現(xiàn)低功耗異或門的各種邏輯結(jié)構(gòu)。就同或/異或（XOR/XNOR）信號的產(chǎn)生方式來說，可將其分為兩類：用單個電路獨(dú)立實(shí)現(xiàn)XOR信號或者XNOR信號；在一個電路中共享產(chǎn)生XOR信號和XNOR信號[1]。文獻(xiàn)[2]采用兩個管子進(jìn)行上拉和下拉方式來實(shí)現(xiàn)，但該設(shè)計(jì)速度較慢。Elgamel M等在此電路基礎(chǔ)上增加了兩個管子協(xié)助上拉和下拉，這樣雖然提高了速度，但功耗較大。最近文獻(xiàn)[2]針對以上問題提出了另一種異或/同或電路，該電路分別對文獻(xiàn)[3]和文獻(xiàn)[4]中的電路進(jìn)行改進(jìn)，通過在上拉和下拉網(wǎng)絡(luò)中增加兩個管子使XOR信號與XNOR信號的最大延遲變得更加接近，從而改善了電路的速度，降低了功耗延遲積.但電路所用管子數(shù)較多，且功耗有所增加。就功耗的角度來說，基于傳輸晶體管結(jié)構(gòu)的電路是具有明顯優(yōu)勢的。與傳統(tǒng)CMOS邏輯相比，由于傳輸管邏輯具有所需管子數(shù)少的特點(diǎn)，因而使總的輸入柵電容降低，從而可減少充放電電荷，降低了功耗，提高了速度。

本文采用傳輸晶體管邏輯設(shè)計(jì)低功耗異或門，所提出的電路與已發(fā)表的設(shè)計(jì)進(jìn)行了比較，結(jié)果表明本文所提出的異或門電路功耗節(jié)省明顯。

2.已有的異或門研究

對于低功耗異或門的電路設(shè)計(jì)，國內(nèi)外已開展了廣泛的研究。

文獻(xiàn)[1]提出了基于標(biāo)準(zhǔn)CMOS的異或門結(jié)構(gòu)，該結(jié)構(gòu)的電路利用了NMOS管和PMOS管的互補(bǔ)邏輯特性，因此節(jié)點(diǎn)信號波形是全擺幅的。但該設(shè)計(jì)結(jié)所用的晶體管數(shù)目多，因此電路的功耗大。

文獻(xiàn)[2]為基于反向器的異或門電路，共用了3個反向器。該電路內(nèi)部節(jié)點(diǎn)n2處的電平是非完全擺幅的，因而，一方面可導(dǎo)致亞閾功耗的存在，另一方面也是電源電壓縮小性能差的原因。

目前所用晶體管數(shù)最少的異或門是文獻(xiàn)[3]中提出的4管實(shí)現(xiàn)方案，但在實(shí)用上，通常在輸出級加反相器以增加負(fù)載能力。這一結(jié)構(gòu)的電路雖然所用晶體管數(shù)較少，但是由于NMOS管傳輸高電平性能差，而PMOS管傳輸?shù)碗娖叫阅懿钤?，?dǎo)致電路內(nèi)部節(jié)點(diǎn)n4的電平存在電平損失的問題。正是這些不完全擺幅的信號送入后一級的反相器，使得反相器中的MOS管中產(chǎn)生了明顯的亞閾電流，從而導(dǎo)致了亞閾功耗，增加了整個電路的功耗。

為消除亞閾功耗，Lee Hanho等提出了一種9晶體管的異或門電路。這種結(jié)構(gòu)的電路在輸入信號任何組合下，電路的內(nèi)部節(jié)點(diǎn)信號是全擺幅的，從而可消除電路中的亞閾功耗，實(shí)現(xiàn)功耗的降低。

3.基于傳輸管邏輯的異或門

5.結(jié)論

本文通過對現(xiàn)有典型的異或門電路的分析，提出了一種具有低功耗特性的異或門電路。所設(shè)計(jì)的異或門的電路內(nèi)部節(jié)點(diǎn)實(shí)現(xiàn)了全擺幅。PSPICE模擬表明所建議的電路具有較低的功耗和較小的功耗延遲積。

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