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        基于FPGA數字可存儲示波器的設計與實現(xiàn)

        2011-08-20 14:32:10趙新穎
        關鍵詞:示波器原理圖靈敏度

        趙新穎 羅 坤

        (鄭州鐵路職業(yè)技術學院,河南 鄭州 450052)

        數字示波器具有體積小、攜帶方便、操作簡單、功能強大、準確率高等優(yōu)點,越來越多的受到使用者的青睞,是目前示波器的一個發(fā)展方向。FPGA技術的出現(xiàn)和發(fā)展,為數字示波器的設計和實現(xiàn)提供了技術支持。通過自行設計和實現(xiàn)數字可存儲示波器,不僅可以滿足教學需求,而且還可以節(jié)約成本。因此設計了基于FPGA技術的數字可存儲示波器。

        1 設計要求及方案設計

        對數字可存儲示波器的設計要求有:以實時采樣速率為1MHz的ADC實現(xiàn)最大200MHz的等效采樣;10Hz~10MHz的信號帶寬;10mV~8V的幅度動態(tài)范圍。

        根據上述設計要求,設計一個數字可存儲示波器,系統(tǒng)總體設計框圖如圖1所示。本系統(tǒng)采用ARM單片機和FPGA作為數據處理和控制核心,將設計任務劃分為前級通道信號調理、觸發(fā)信號產生、保持與采樣、數據處理與存儲、波形顯示、控制面板等功能模塊。

        圖1 系統(tǒng)總體設計框圖

        其中FPGA模塊完成頻率計算、數據采集、數據存儲和傳送數據功能。

        2 技術指標計算

        2.1 數據采集

        數據采集采用的是等效采樣實行方式,它一般有順序等效采樣和隨機等效采樣兩種。其中順序采樣要求能夠精確地測出輸入信號的頻率,而在現(xiàn)今的數字示波器中,大多數采用的是隨機等效采樣技術。本系統(tǒng)采用順序等效采樣來實現(xiàn)設計要求。順序等效時間采樣的基本原理是,每一個周期只采樣一個點或多個點,每次觸發(fā)后等待△t個時間差,然后啟動AD采集數據。將采集到的這些點組合起來就描繪了一個完整的波形。所以這就要求每次的觸發(fā)點必須穩(wěn)定。等待△t個時間單位后,F(xiàn)PGA必須以足夠的速度啟動AD采集數據,所以這就要求FPGA時鐘必須在200M以上。

        2.2 垂直靈敏度

        根據設計要求,垂直分辨率為8bits,顯示屏的垂直刻度為8div,因此使用8位A/D便可滿足要求,即垂直方向共256點,顯示分辨率為32點/div。其中ADC的參考電壓為5V,則示波器幅度軸上的8div對應著峰-峰值為5V的信號,即0.625V/div,由此可以計算出每一檔的垂直靈敏度所對應的信號放大倍數,如表1所示。

        表1 垂直靈敏度與信號放大倍數對應關系

        根據不同的檔位選擇,即通過單片機內置的D/A輸出不同的直流電壓,來控制AD603的放大倍數,以完成信號的放大需求。

        2.3 掃描速度

        設計要求水平顯示分辨率至少為20點/div,則存儲深度M應至少為200點。在固定的存儲深度下,采樣率fs與掃描速度S成反比,即10*S*fs=M,系統(tǒng)取M=200,則fs=20/S。系統(tǒng)設定的掃描速度從100ns/div~200ms/div,總共20檔,則可以計算出每一檔的掃描速度所對應的采樣速率如表2所示。

        表2 掃描速度與采樣率的對應關系

        題目要求A/D轉換器的最高采樣速率限定為1MHz,由表2可知,掃描速度高于20μs/div的檔位都應該使用等效采樣。

        3 硬件電路設計

        3.1 輸入通道調理電路

        系統(tǒng)采用兩片AD603級聯(lián)以完成信號的調理。AD603在90MHz的帶寬下增益范圍為-11dB~+31dB,兩級級聯(lián)后增益可達-20dB~+60dB,完全可以滿足對小信號的放大功能。但是,AD603的輸入阻抗只有100Ω,所以在前面用AD8058搭接了一個電壓跟隨器,提高其輸入阻抗,以滿足儀器輸入阻抗為1MΩ的設計要求。而且AD603對小信號的放大和衰減基本呈線性。

        3.2 數據采集及存儲電路

        設計要求A/D轉換器的最高采樣速率限定為1MHz,而且垂直分辨率為8bit,我們選用的是TLC公司的8位并行輸出A/D轉換器芯片TLC5510,其最高采樣頻率為1MHz,參考電壓為5V,采用單電源供電,輸入信號電壓范圍為0.5~2.5。A/D轉換器原理圖如圖2所示。

        圖2 A/D轉換器原理圖

        3.3 觸發(fā)電路

        觸發(fā)電路的作用是產生與信號相關的脈沖信號,讓采樣電路與輸入信號同步,以穩(wěn)定顯示的波形。設計要求為內觸發(fā)方式,為上升沿觸發(fā)且觸發(fā)電平可調。此電路的核心是比較電路。比較器采用高速比較器AD8564,該芯片具有7ns的傳播延時和3ns的上升、下降建立時間,將其接成反相遲滯比較器形式,可以處理1Hz到20MHz的信號,而且無明顯抖動,通過改變參考電平值可以達到改變觸發(fā)電平的目的。由于將電路接成反相比較器形式,所以觸發(fā)信號在FPGA內部還應通過一個反相器,以實現(xiàn)上升沿觸發(fā)。觸發(fā)電路如圖3所示。

        圖3 觸發(fā)電路

        3.4 電位提升電路

        本系統(tǒng)中設計電位提升電路的原因是若AD采集數據的電壓范圍與輸入信號的電壓范圍不一致將會使AD無法正常采集一個完整周期的波形,所以在系統(tǒng)中采用了加法電路。本系統(tǒng)中用AD8058搭接了一個加法器,通過調節(jié)加法器直流電平的輸入可以實現(xiàn)輸入信號與直流電平的疊加,最終使AD采集的數據在一個合適的電平基礎之上。電位提升電路圖如圖4所示。

        圖4 電位提升電路圖

        3.5 程控放大電路與DA的設計

        要實現(xiàn)波形在液晶屏幕上放大或縮小就必須引入程控放大,使AD采集的數據幅值不同。程控放大采用壓控方式,通過改變DA輸出模擬量的大小來改變成空放大器的放大倍數。

        4 系統(tǒng)程序設計

        該系統(tǒng)軟件設計部分有FPGA程序設計和STM32程序設計,以配合硬件完成系統(tǒng)功能。其中FGPA主要是控制采樣保持電路及A/D轉換器,存儲采樣數據并進行數據處理。同時還承擔了測頻的任務。放大電路的控制、波形顯示及操作界面的管理則是由STM32完成的。圖5所示為整個系統(tǒng)原理圖。

        圖5 系統(tǒng)原理圖

        5 系統(tǒng)測試結果及分析

        系統(tǒng)經過設計制作完成后,用F40型數字合成函數信號發(fā)生器/計數器和TDS1012B型100MHz數字存儲示波器主要對其掃描速度和垂直靈敏度分別進行了測試,其中掃描速度實在垂直靈敏度為0.1V/div測試條件下,用信號源輸出峰峰值為0.4V,不同頻率的正弦波,用本系統(tǒng)進行測量,測試數據如表3所示。

        表3 測試數據

        對垂直靈敏度的測試是在信號源輸出1KHz,幅度不同的正弦波條件下,用本系統(tǒng)進行測量,測試數據如表4所示。

        其中“?”表示信號噪聲較大,無法用TDS1012B示波器精確測量,誤差部分是參考TDS1012B的測量值進行計算的。

        表4 垂直靈敏度測試數據

        此系統(tǒng)的其他功能,如:波形存儲功能及回放、連續(xù)觸發(fā)、觸發(fā)沿選擇、方波校準信等經測試證明均能正常工作。

        測試結果中低頻信號的幅度誤差較大,經分析得知是由于電路各級間采用了交流耦合,從而導致了低頻信號的衰減。

        6 結論

        本系統(tǒng)完成了設計的基本要求。采用順序等效采樣技術實現(xiàn)了200MHz的等效采樣,使用AD603的電路設計方案不僅使電壓放大及測量非常準確,而且也提高了示波器的垂直靈敏度。但是,系統(tǒng)也存在許多不足之處,尤其體現(xiàn)在系統(tǒng)未能采用等效采樣技術很好的測量出頻率高于4MHz的信號。而且諸多功能,如:自動測量、多種觸發(fā)方式、FFT尚需后期增加補充完成。

        [1]張義和.例說8051單片機[M].北京:人民郵電出版社,2008.

        [2]馬忠梅.單片機C語言應用程序設計[M].北京:人民航空航天出版社,2003.

        [2]夏宇聞.Verilog數字系統(tǒng)設計教程[M].北京:人民航空航天出版社,2008.

        [4]孫建設.模擬電子技術[M].北京:化學工業(yè)出版社,2009.

        [5]周興華.手把手教你學單片機C程序設計[M].北京:人民航空航天出版社,2007.

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