王肅?張云勇?劉臻

摘要：E1接口的應用及其專用芯片已在生涯末期，市面上較少此類國產芯片，只有為數不多的進口廠家可以選擇，并且周期較長，隨時有停產的風險。本文所研究的E1接口的國產化方案，僅需使用簡單的分立元件、比較器、驅動器和FPGA等常見器件，可為設備的E1接口研制提供一種可量產化的全國產化實現。

關鍵詞：E1接口；電子元器件；FPGA；國產化

一、設計實現思路

本文討論的E1接口，電氣和物理特性符合ITU-T G.703[1]建議，信號編碼采用三階高密度雙極性（HDB3）編碼，速率2048 kbit/s，阻抗75Ω（可手動調節(jié)適配120Ω）。本設計的目的是實現全國產化元件的E1接口與群路數字接口雙向轉換，其中數字接口邏輯采用FPGA實現。

二、E1接口硬件設計

E1接口硬件設計可分為發(fā)送接口和接收接口兩部分。在發(fā)送接口部分，主要是將FPGA輸出的HDB3編碼數字信號轉換為雙極性模擬信號；在接收部分，主要是將雙極性信號轉換為數字信號，送往FPGA進行邏輯處理。E1接口的硬件電路所使用的半導體分立元件、數字邏輯芯片、差分比較器和FPGA等常見的器件，可在例如圣邦微、中微愛芯、紫光同創(chuàng)等公司中找到大量成熟應用。

（一）E1發(fā)送接口電路

E1發(fā)送接口電路原理圖如圖1所示。

E1接口發(fā)送電路主要由信號驅動器和變壓器兩部分組成。

信號驅動器的主要作用是將輸出信號的高電平（Voh）抬高到芯片工作電壓5V，以及提高信號的驅動能力。使用經典的74系列8位線路驅動器74240，或者2片小邏輯非門7404，均可實現Voh為5V以及驅動電流24mA。如圖1所示，FPGA輸出的HDB3編碼數字信號經由變壓器可轉換成一對雙極性信號。E1鏈路信號負端（TRING）的下拉電阻的選裝可適配雙絞線（120Ω阻抗）和同軸電纜（75Ω阻抗）兩種接口標準，當該電阻斷開時，TTIP和TRING信號是平衡信號，E1接口接雙絞線；當該電阻連接時，TRING為接地端，TTIP為信號端，E1接口接同軸電纜。在變壓器選型時需注意匝數比，在變壓器前級，信號高電平已被74240芯片轉換為5V，為使變壓器輸出的電平符合ITU.G.703標準，需選用匝數比為2：1的變壓器，或使用1CT：1CT的變壓器并利用中心抽頭達到匝數比2：1。

（二）E1接收接口電路

E1接收接口電路如圖2所示，分為阻抗匹配部分和電平轉換部分進行描述。

1.阻抗匹配部分

為了避免信號反射、振蕩、過沖等問題，E1鏈路的輸入接口需進行正確的阻抗匹配。在圖2中變壓器的左側是阻抗調整電路，調整阻值可以適配E1鏈路的75Ω或120Ω阻抗。

根據基本電路原理，變壓器兩側功率相同，設變壓器匝數比（圖2中的左側：右側）為N，可得變壓器左側的等效阻抗RL和右側阻抗RR的關系為：

為計算方便可使用匝數比為1的變壓器，此時左側的等效阻抗等于右側的阻抗。在圖2中，變壓器右側的R4和R10的選裝可進行阻抗匹配選擇。當E1接口使用同軸電纜連接時，接收阻抗需設置成75Ω，此時R10短路、R4斷開，變壓器右側的阻抗為R1的100Ω，根據上述公式，映射至變壓器左側的等效阻抗值為100Ω。而變壓器左側的R5的阻值為300Ω，此時E1接收電路對外的總阻抗相當于100Ω與300Ω的并聯值75Ω。同理，當E1接口使用雙絞線連接時，接收阻抗需設置成120Ω，此時R10斷開、R4短路，變壓器右側的阻抗為200Ω，映射至變壓器左側的等效阻抗值為200Ω，與左側的300Ω并聯后，得到120Ω的總阻抗值。

2.電平轉換部分

接收的E1信號經過阻抗匹配后，進入電平轉換。V1和V2兩個肖特基二極管的作用是截止負半周波形，整合成全局波形后經過分壓電路和簡單的濾波，形成基準判決信號（REFA）。通常將基準判決信號調整為輸入信號的一半，使得接收電路可以承受更大的長距離信號衰減，可根據實際的電路使用情況調節(jié)分壓電阻。

使用符合RS-422標準的高速差分比較器，對基準判決信號和接收正端（RA+）以及接收負端（RA-）分別進行比較。當差分值小于-200mV時輸出為低電平，當差分值大于200mV時輸出為高電平，形成的一對數字信號進入FPGA進行E1解幀所需的邏輯工作。使用示波器測量RA+（接收正端）信號（圖3通道一波形）以及基準判決信號（圖3通道二波形），圖3中通道一和通道二的偏置值均為0V。可以看出，基準判決電平約為接收正端信號的一半。接收負端的信號與此類似。

三、FPGA邏輯設計

待發(fā)送的串行數據流，在E1時隙的封裝后，進行HDB3編碼，發(fā)往FPGA外的E1發(fā)送電路；對于接收部分，數據經過電路時鐘恢復、HDB3解碼后，進行E1的解幀。

為避免連續(xù)“1”或“0”的碼型出現（即避免低頻分量過多），E1信道采用HDB3作為標準編碼，HDB3的編解碼過程此處不進行詳細描述，相關的源碼可在Github等開源網站搜索可得。

（一）時鐘恢復邏輯

HDB3編碼帶有豐富的時鐘信息，可使用數字鎖相環(huán)恢復時鐘。鎖相環(huán)包括鑒相器、可逆計數器和振蕩分頻器。鑒相器在振蕩分頻器輸出的時鐘的上升沿和下降沿分別對HDB3碼流進行采樣，在邏輯電路中，此時鐘為負反饋。得到的兩次采樣值進行異或運算，這樣每當碼流翻轉時，可得知當前時鐘的超前或滯后情況。產生的超前脈沖和滯后脈沖，給后級可逆計數器進行計數。

使用16位可逆計數器，取其中位數8作為初始值，超前脈沖使此計數器加1，滯后脈沖使此計數器減1。當計數器計到16時，控制后級振蕩分頻器延遲一個時鐘脈沖，當計數器計到0時，控制后級振蕩分頻器插入一個時鐘脈沖，同時計數器置為初始值8。振蕩分頻器接受可逆計數器的控制，分頻后的時鐘作為負反饋供給鑒相器完成整個邏輯電路的工作。已知E1的線路時鐘為2.048Mbps，在本設計中采用的本地高倍時鐘為65.536Mbps。由于本地鐘源與線路時鐘不在一個時鐘域，數字鎖相環(huán)始終處在動態(tài)平衡之中，振蕩分頻器的輸出可作為本地恢復后的較精確的E1信道時鐘，并且所伴隨的時鐘抖動在ITU-T G.703規(guī)定的可接受范圍之內。

（二）E1成幀解幀模塊

在ITU-T G.704[2] 中詳細規(guī)定了E1信道的同步幀結構，鑒于篇幅不多做介紹，經過歸納整理，在圖4給出2.048Mbps速率時規(guī)定的E1幀結構。

當E1鏈路工作在成幀模式，并不需要考慮成復幀和CRC4（圖4中的C1-C4為CRC4所在的比特位）的情況時，對于發(fā)送端，需要在每個偶幀的TS0中發(fā)送固定的同步碼“10011011”，見圖4的第一行數據。對于接收端，只需要查找到第0時隙（TS0）的位置即可確定所有E1時隙，可在FPGA邏輯中設計狀態(tài)機捕獲此同步碼，確定了TS0的位置后，剩余的31個時隙可通過時鐘計數獲取。對于復幀和具有CRC4校驗的場合，可根據G.704給出的多項式x4+x+1計算出上一個子復幀的CRC4校驗的值，填入在當前子復幀的CRC4比特位上即可。需注意計算時上一個子復幀的C1、C2、C3、C4所在的比特位需填0處理。當E1鏈路工作在非成幀模式，通常是整個E1幀用于傳輸HDLC格式數據，此時無須經過成幀解幀模塊，直接將HDB3解碼后的數據和恢復的時鐘傳往后級HDLC邏輯即可。

四、功能測試

E1信號由專用E1鏈路測試儀（夏光XG2330）產生，經過E1接口硬件電路后，在FPGA內部邏輯中進行HDB3解碼、時鐘恢復和幀同步等工作，將解析出的E1數據凈荷收發(fā)回環(huán)，返回FPGA的E1邏輯發(fā)送模塊，進行E1的成幀和HDB3編碼等工作，最終經過E1接口硬件電路返回測試儀，并在儀器內部進行收發(fā)對比。此項內部回環(huán)測試的信號流完整經過了E1接口電路和FPGA中的E1接口邏輯模塊，在儀器中進行的收發(fā)對比可以驗證E1接口電路的工作情況與G.703、G.704標準的符合度，以及驗證FPGA中E1接口模塊的工作穩(wěn)定性。ITU.G.703標準對E1信號的正負脈沖均給出了脈沖模板，可使用E1鏈路測試儀對E1發(fā)送接口電路進行脈沖模板符合度測試。本文給出的E1接口設計已通過上述兩項測試，指標合格，工作穩(wěn)定，在實際的項目中已用于替代專用E1接口芯片（如MAXIM公司的DS21Q59），并具有豐富的可擴展性。

作者單位：王肅 張云勇 劉臻 中國電子科技集團公司第七研究所

參? 考? 文? 獻

[1].ITU.G.703 ： Physical/electrical characteristics of hierarchical digital interfaces [EB].https：//www.itu.int/rec/T-REC-G.703-201604-I/en，2016

[2].ITU.G.704 ： Synchronous frame structures used at 1544， 6312， 2048， 8448 and 44 736 kbit/s hierarchical levels [EB].

https：//www.itu.int/rec/T-REC-G.704-199810-I，1998

王肅（1983.02-），男，漢族，廣東廣州，研究生，工程師，研究方向：通信電子技術、硬件設計；

張云勇（1975.03-），男，漢族，四川青神，研究生，高級工程師，研究方向：通信網絡技術；

劉臻（1992.03-），男，漢族，江西省瑞金市，本科，助理工程師，研究方向：通信電子技術、硬件設計。