楊 柳， 潘英茂， 馬學(xué)條

（杭州電子科技大學(xué)國(guó)家級(jí)電工電子實(shí)驗(yàn)教學(xué)示范中心，杭州 310018）

0 引 言

高速信號(hào)［1］是頻率超過100 MHz，或上升沿少于1 ns的信號(hào)。當(dāng)前，印制電路板（Printed Circuit Board，PCB）信號(hào)傳輸速率已進(jìn)入高速階段，電路工作頻率達(dá)到幾百兆赫茲甚至更高。隨著頻率上升，信號(hào)經(jīng)過互連線會(huì)顯現(xiàn)出傳輸線效應(yīng)，影響信號(hào)質(zhì)量，破壞信號(hào)波形［2］，使接收到的信號(hào)失真。

信號(hào)完整性廣義上指在高速電子產(chǎn)品中由互連線引起的所有問題。國(guó)內(nèi)外研究者對(duì)信號(hào)完整性問題進(jìn)行了諸多探索。文獻(xiàn)［3］中給出了高速數(shù)模混合PCB的設(shè)計(jì)方法和流程；文獻(xiàn)［4］中綜合了電源與信號(hào)完整性分析，討論和仿真同步開關(guān)噪聲；文獻(xiàn)［5-10］中對(duì)高速差分傳輸線仿真模型建立、參數(shù)設(shè)計(jì)、信號(hào)完整性分析及應(yīng)用等方面進(jìn)行了研究；文獻(xiàn)［11-12］中對(duì)高速PCB中差分過孔進(jìn)行仿真分析，并做了優(yōu)化；文獻(xiàn)［13-14］中對(duì)高速互連部分的信號(hào)完整性進(jìn)行了分析；文獻(xiàn)［15］中利用Cadence軟件繪制高速數(shù)據(jù)傳輸系統(tǒng)原理圖及PCB圖，仿真解決串?dāng)_、反射、電源完整性等問題；文獻(xiàn)［16］中從理論及計(jì)算角度給出了信號(hào)反射現(xiàn)象形成的原因；文獻(xiàn)［17］中提出新的高速信號(hào)傳輸線結(jié)構(gòu)即電容分段傳輸線路；文獻(xiàn)［18］中提出了基于ANSYS軟件和IBIS 5.0模型的第4代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，DDR4 SDRAM）信號(hào)完整性仿真方法。

上述研究顯示，高速PCB設(shè)計(jì)中的信號(hào)完整性問題已得到廣泛關(guān)注，信號(hào)傳輸?shù)耐暾c否直接影響電子產(chǎn)品的性能。為使學(xué)生實(shí)驗(yàn)技能達(dá)到課程要求，同時(shí)提高綜合設(shè)計(jì)能力，更好地適應(yīng)技術(shù)發(fā)展與社會(huì)需求，開發(fā)了高速PCB信號(hào)完整性分析與設(shè)計(jì)實(shí)驗(yàn)項(xiàng)目。該項(xiàng)目是在傳統(tǒng)PCB設(shè)計(jì)方法的基礎(chǔ)上，結(jié)合信號(hào)完整性理論，建立模型運(yùn)用SIwave、Design和HFSS工具進(jìn)行仿真，總結(jié)出新型PCB設(shè)計(jì)方法，完成電子產(chǎn)品的設(shè)計(jì)、開發(fā)，實(shí)現(xiàn)縮短電子產(chǎn)品研發(fā)周期，優(yōu)化產(chǎn)品性能，降低成本等目的。

1 信號(hào)完整性問題

1.1 信號(hào)完整性問題產(chǎn)生的原因

信號(hào)完整性問題產(chǎn)生的原因主要?dú)w結(jié)為：

（1）工作頻率提高導(dǎo)致信號(hào)上升時(shí)間變短；

（2）不斷降低的工作電壓導(dǎo)致噪聲容限變?。?/p>

（3）密度越來越大的PCB布局，使寄生效應(yīng)增強(qiáng)，串?dāng)_加大；

（4）信號(hào)源噪聲帶來的信號(hào)高低電平閾值范圍縮小，導(dǎo)致邏輯電平的傳輸錯(cuò)誤。

解決信號(hào)完整性問題就是要保證信號(hào)傳輸波形和信號(hào)時(shí)序的完整。在PCB設(shè)計(jì)的過程中，把器件之間互連線的設(shè)計(jì)和阻抗聯(lián)系起來，從根本上對(duì)信號(hào)完整性問題進(jìn)行量化分析，可以消除許多潛在的信號(hào)完整性問題。

1.2 傳輸線建模

隨著時(shí)鐘信號(hào)頻率的升高，PCB的連接線必須認(rèn)為是帶有電阻、電容、電感的傳輸線。信號(hào)頻率越高，電流越趨于在導(dǎo)體表面流動(dòng)，即趨膚效應(yīng)。當(dāng)時(shí)鐘頻率大于100 MHz或上升時(shí)間小于1 ns且互連線長(zhǎng)度大于25.4 mm時(shí)，即出現(xiàn)傳輸線效應(yīng)。分析時(shí)把傳輸線建模為RLGC集總模型，如圖1所示。

用特性阻抗Z0和傳輸延時(shí)Td描述傳輸線特性。圖1中傳輸線模型的特性阻抗

圖1 傳輸線RLCG模型

式中：R0為單位長(zhǎng)度電阻；L0為單位長(zhǎng)度電感；G0為單位長(zhǎng)度電導(dǎo)；C0為單位長(zhǎng)度電容；ω為角頻率。

當(dāng)頻率高于10 MHz時(shí)：jωL0遠(yuǎn)大于R0；jωC0遠(yuǎn)大于G0。傳輸線近似為無耗線，則

此時(shí)信號(hào)傳播速度為

傳輸延時(shí)為傳輸線的長(zhǎng)度與傳播速度之比

1.3 反 射

信號(hào)的反射與互連線的特性阻抗密切相關(guān)，反射形成的直接原因是互連線中阻抗發(fā)生了突變，即阻抗不匹配。

用反射系數(shù)表示反射程度

式中：Z1為阻抗突變前的區(qū)域特性阻抗；Z2為阻抗突變后的區(qū)域特性阻抗。Г越接近零，表明反射幅度越小。

用傳輸系數(shù)T表示信號(hào)傳輸質(zhì)量

T越接近1，信號(hào)質(zhì)量越好，衰減程度越低。

反射現(xiàn)象極大地影響信號(hào)傳輸質(zhì)量，常采用端接方式使阻抗匹配以減小反射。

1.4 串 擾

當(dāng)傳輸線的線距較近時(shí)，激勵(lì)線在靜態(tài)線［16］上引起的噪聲即為串?dāng)_。PCB上的串?dāng)_由耦合產(chǎn)生的互容、互感引起，容性耦合引起的電流分別向近端和遠(yuǎn)端流動(dòng)，感性耦合引起的電流從遠(yuǎn)端流向近端。耦合的長(zhǎng)度和信號(hào)線間的距離都會(huì)影響線與線之間信號(hào)的耦合，這也是改善串?dāng)_的兩個(gè)方向。兩種串?dāng)_表現(xiàn)不同，遠(yuǎn)端串?dāng)_是一個(gè)積累后瞬間爆發(fā)的過程，時(shí)間短、幅度大；近端串?dāng)_則是一個(gè)連續(xù)影響的過程，持續(xù)而幅值小。為研究串?dāng)_對(duì)PCB設(shè)計(jì)的影響，建立了微帶線和帶狀線模型。微帶線特性阻抗

式中：εr為PCB相對(duì)介電常數(shù)；w為導(dǎo)線線寬；h為介質(zhì)厚度；t為導(dǎo)線中銅箔的厚度。

帶狀線特性阻抗

2 新型PCB設(shè)計(jì)方法

傳統(tǒng)PCB設(shè)計(jì)辦法周期長(zhǎng)、成本高、依賴設(shè)計(jì)者的經(jīng)驗(yàn)，流程越走，手段越少，時(shí)間越長(zhǎng)。

新型PCB設(shè)計(jì)方法是在傳統(tǒng)PCB設(shè)計(jì)辦法的基礎(chǔ)上，在布局布線前進(jìn)行仿真，分析仿真結(jié)果后，結(jié)合設(shè)計(jì)要求總結(jié)出約束規(guī)則，在規(guī)則指導(dǎo)下進(jìn)行布局布線，提前規(guī)避錯(cuò)誤。新型PCB設(shè)計(jì)方法如圖2所示。

圖2 新型PCB設(shè)計(jì)方法

新方法相比傳統(tǒng)方法，提前規(guī)避了一些錯(cuò)誤，使得出樣板后調(diào)試時(shí)間大為減少且提高了一版成功率。

3 高速高頻系統(tǒng)設(shè)計(jì)與仿真實(shí)例

3.1 U盤系統(tǒng)設(shè)計(jì)

高速高頻U盤的設(shè)計(jì)要求是滿足USB3.1協(xié)議，具有Type-A和Type-C接口。設(shè)計(jì)框圖如圖3所示。

圖3 U盤的設(shè)計(jì)框圖

設(shè)計(jì)主要為3部分：

（1）電源部分用兩個(gè)DC／DC8079AAC芯片將5 V轉(zhuǎn)換成3.3 V和1.8 V，其他電壓值由芯片自供；

（2）主控部分包含INIC3861S主控芯片及與它相關(guān)聯(lián)的元器件和模塊，如Type-C、Type-A、串行閃存等；

（3）存儲(chǔ)控制部分由兩顆紫光UNMEN05GC1C31AS 32G嵌入式多媒體卡（Embedded Multi Media Card，eMMC）構(gòu)成。

3.2 U盤結(jié)構(gòu)設(shè)計(jì)

U盤外觀設(shè)計(jì)為53 mm×26 mm的長(zhǎng)方形，板材使用環(huán)氧玻璃布層壓板（FR4），銅箔厚度為360 μm，介質(zhì)厚度254 μm。

3.3 U盤疊層設(shè)計(jì)

考慮到走線復(fù)雜度及電源分割難度，設(shè)置6層結(jié)構(gòu)。L1～L6依次為top-gnd-s2-gnd-power-bottom，其中L3用于放置關(guān)鍵信號(hào)線，大部分走線在L1和L6表層完成。在線寬、間距同為152 μm時(shí)，用SI9000計(jì)算得出表層阻抗約為85 Ω，內(nèi)層阻抗約為90 Ω。

3.4 前仿真

涉及到高速的兩部分：

（1）從Type-A和Type-C到主控芯片的差分信號(hào)傳輸線共8對(duì)，因兼容兩種接口，所以差分線的長(zhǎng)度較長(zhǎng)、橫跨區(qū)域很大，幾乎是從板的一邊到另一邊；

（2）主控與兩顆eMMC進(jìn)行數(shù)據(jù)交換的16根數(shù)據(jù)線。

前仿真主要針對(duì)以上兩部分，其余低速信號(hào)線用經(jīng)驗(yàn)法則布局布線即可，只須仿真得出最長(zhǎng)布線長(zhǎng)度、合適的線寬和線距。根據(jù)器件設(shè)定，設(shè)計(jì)的最高工作頻率為5 GHz。

3.4.1 反射仿真測(cè)試

對(duì)線寬進(jìn)行約束，計(jì)算不同線寬時(shí)的特征阻抗，阻抗越小越好，但也需考慮PCB尺寸大小，兩者之間進(jìn)行妥協(xié)。結(jié)果見表1。

表1 不同線寬的特性阻抗

選擇152.4 μm線寬，針對(duì)不同走線長(zhǎng)度用HFSS和Designer做反射仿真測(cè)試，限制走線長(zhǎng)度范圍。圖4是反射仿真模型，電源設(shè)為5 V，上升時(shí)間0.4 ns，脈寬5 ns，傳輸線特性阻抗設(shè)置為70 Ω。仿真?zhèn)鬏斁€長(zhǎng)度為2.54～25.4 mm的反射情況，步長(zhǎng)2.54 mm，結(jié)果如圖5所示。

圖4 反射仿真模型

圖5 反射仿真波形

由圖5可見，特性阻抗70 Ω情況下，反射幅度隨走線長(zhǎng)度的增長(zhǎng)而提高，走線長(zhǎng)度短于7.62 mm時(shí)，反射幅度在5%以下，非常理想；走線長(zhǎng)度在7.62～15.24 mm之間時(shí)，反射幅度在5%～10%之間；當(dāng)走線長(zhǎng)度超過15.24 mm之后，反射幅度將會(huì)超過10%。

為消除反射的影響，采用串聯(lián)端接法，如圖6所示。仿真模型如圖7所示，依據(jù)匹配原則設(shè)置端接電阻為53 Ω。仿真結(jié)果如圖8、9所示，兩張圖是同一張仿真圖的不同位置。

圖6 串聯(lián)端接方式

圖7 串聯(lián)端接模型

由圖8可見，端接電阻的加入明顯抑制了反射影響。經(jīng)端接匹配后，反射幅度非常小。不同走線長(zhǎng)度會(huì)影響傳輸時(shí)延，如圖9所示，隨著走線長(zhǎng)度增加，開始跳變時(shí)間右移，傳輸時(shí)延增加。

圖8 串聯(lián)端接仿真波形1

圖9 串聯(lián)端接仿真波形2

3.4.2 串?dāng)_仿真測(cè)試

（1）微帶線。設(shè)置好線寬并限制線長(zhǎng)，再用微帶線串?dāng)_仿真對(duì)線距進(jìn)行約束，就能制定基本的約束規(guī)則。圖10為微帶線串?dāng)_仿真模型，耦合長(zhǎng)度12.7 mm，線寬152.4 μm，電源5 V，上升時(shí)間0.04 ns，脈寬1 ns，間距為25.4～254 μm，步長(zhǎng)25.4 μm。

圖10 微帶線串?dāng)_仿真模型

由圖11、12可知，無論是近端串?dāng)_還是遠(yuǎn)端串?dāng)_，其幅度都隨著線間距的增大而減小。當(dāng)線間距大于等于101.6 μm時(shí)，串?dāng)_的幅度會(huì)小于5%。

圖11 微帶線近端串?dāng)_仿真波形

圖12 微帶線遠(yuǎn)端串?dāng)_仿真波形

（2）帶狀線。在Designer中選出帶狀線模型進(jìn)行仿真。為保證結(jié)果的準(zhǔn)確，設(shè)置參數(shù)時(shí)，將耦合長(zhǎng)度和特性阻抗設(shè)置為與微帶線仿真時(shí)相同數(shù)值，電源5 V，如圖13所示。

圖13 帶狀線串?dāng)_仿真模型圖

由圖14可見，線距為25.4 μm帶狀線遠(yuǎn)端串?dāng)_值在20 mV以下，相比于微帶線，遠(yuǎn)端串?dāng)_可以忽略不計(jì)；近端串?dāng)_如圖15所示，比微帶線更少，只有微帶線的1／6左右。由此表明，帶狀線更適合用于重要的信號(hào)線。

圖14 帶狀線遠(yuǎn)端串?dāng)_仿真波形

圖15 帶狀線近端串?dāng)_仿真波形

3.4.3 拐角走線反射仿真分析

在PCB走線中，隨著元器件數(shù)量和走線難度增加，拐角必然存在，拐角不同對(duì)信號(hào)產(chǎn)生的影響也不同。運(yùn)用HFSS分別對(duì)5種不同拐角的走線進(jìn)行建模，參數(shù)為參考層銅箔厚度35.56 μm、線寬152.4 μm、線距152.4 μm、厚度35.56 μm、介質(zhì)厚度254 μm、材料FR4，外加空氣腔體。5種拐角分別是直角、斜切、45°角、兩個(gè)45°角和圓角，如圖16所示。

圖16 5種拐角方式

通過建模對(duì)不同頻率的情況求解散射參數(shù)，表2為10 GHz時(shí)的散射參數(shù)。

表2 10 GHz時(shí)的散射參數(shù)求解

表2中，S21為正向傳輸系數(shù)，表示信號(hào)傳輸?shù)搅硪欢说馁|(zhì)量，絕對(duì)值越小傳輸質(zhì)量越好；S11為輸入反射系數(shù)，表示發(fā)射端接收到的回波，絕對(duì)值越大說明反射越小。由求解數(shù)據(jù)看出，直角走線時(shí)S21絕對(duì)值最大，S11絕對(duì)值最小，有嚴(yán)重的反射情況；45°角走線是最理想的走線方式。另外在設(shè)置空氣腔體時(shí)，不能太大，否則會(huì)增加計(jì)算量。

3.4.4 過孔參數(shù)設(shè)計(jì)

PCB的復(fù)雜度和集成度越來越高，這也意味著層數(shù)、走線難度增加，不同的過孔設(shè)計(jì)會(huì)對(duì)信號(hào)產(chǎn)生影響。通過設(shè)置過孔參數(shù)如焊盤大小、直徑大小、長(zhǎng)度、有無單端線（stub）、有無非功能性焊盤（non-functional pads，nfp），進(jìn)行仿真對(duì)比分析。其中，stub一般指線頭或歪線，nfp指過孔上沒有與金屬層相連的焊盤。

（1）過孔長(zhǎng)度與有無stub。在SIwave軟件中分別設(shè)置1～3 nostub、1～3 nfp、1～6 nfp 3種類型的過孔，比較1～3 nostub和1～3 nfp可以驗(yàn)證有無stub，比較1～3 nfp和1～6 nfp可以驗(yàn)證過孔長(zhǎng)度。

如圖17所示為過孔長(zhǎng)度和有無stub仿真結(jié)果，由上至下，分別是1～3 nostub、1～6 nfp、1～3 nfp從一端口到另一端口的傳輸信號(hào)S參數(shù)波形。由圖可見，如沒有stub，過孔長(zhǎng)度的增加會(huì)使線路中傳輸信號(hào)衰減，且隨著頻率越高，這種差距會(huì)拉大；而同樣從第1層到第3層，無論什么頻率，有stub存在都會(huì)明顯出現(xiàn)更大的衰減。綜上2項(xiàng)，在PCB設(shè)計(jì)中要盡量選薄的介質(zhì)材料以減小過孔的長(zhǎng)度，或在技術(shù)允許的條件下采用背鉆方式在中間層走線效果更佳。

圖17 傳輸系數(shù)

（2）不同過孔直徑。在SIwave中分別設(shè)置過孔直徑101.6、203.2和406.4 μm 3種過孔。通過對(duì)比不同孔直徑的傳輸系數(shù)，得到孔直徑對(duì)信號(hào)傳輸?shù)挠绊戧P(guān)系。

如圖18所示為不同的過孔直徑仿真結(jié)果，波形由上到下分別是孔直徑101.6、203.2和406.4 μm。由圖可知，過孔直徑越大信號(hào)衰減越大。限制過孔大小的因素有：1是工藝，要求板厚孔徑比要小于5～8，否則將無法鉆孔；2是載流能力，過小的孔直徑無法提供足夠的載流能力。比較常見的過孔直徑設(shè)置有203.2和406.4 μm，并且對(duì)于203.2 μm以下的過孔，一般采用激光打孔方式，203.2 μm以上用機(jī)械打孔方式。

圖18 不同過孔直徑仿真結(jié)果

（3）不同焊盤尺寸。在SIwave中分別設(shè)置孔焊盤尺寸為127、254和508 μm 3種過孔。通過對(duì)比傳輸系數(shù)，得到焊盤大小對(duì)信號(hào)傳輸?shù)挠绊戧P(guān)系。

如圖19所示為不同焊盤大小過孔仿真結(jié)果，波形從上到下分別是焊盤大小為127、254和508 μm的過孔。平行板電容器的電容值隨著板面積增大而增大，該波形顯示信號(hào)隨著焊盤變大而衰減得更大，可用電容理論來解釋這一現(xiàn)象，焊盤越大則過孔的寄生電容越大，其信號(hào)衰減越大。孔焊盤的設(shè)計(jì)不能太大，滿足載流和連線要求即可。

圖19 不同焊盤大小過孔仿真結(jié)果

（4）反焊盤大小。在SIwave中分別設(shè)置反焊盤尺寸127、254和508 μm 3種過孔。對(duì)比傳輸系數(shù)，得到反焊盤大小對(duì)信號(hào)傳輸?shù)挠绊戧P(guān)系。

如圖20所示為不同反焊盤大小過孔仿真結(jié)果，波形從上到下分別是反焊盤尺寸大小508、254和127 μm。由圖可見，反焊盤尺寸越大寄生越小，衰減越少，因此反焊盤的設(shè)計(jì)要盡量追求大一點(diǎn)，同時(shí)考慮反焊盤的存在會(huì)破壞參考平面，也不能無限擴(kuò)大反焊盤尺寸，需要找到平衡點(diǎn)，甚至更多的時(shí)候要犧牲反焊盤效應(yīng)，確保平面完整保證信號(hào)質(zhì)量。

圖20 不同反焊盤大小過孔仿真波形

（5）有無nfp。在SIwave中分別設(shè)置有無nfp 2個(gè)模型進(jìn)行仿真，結(jié)果如圖21所示。圖中，上面是無nfp的波形，下面是有nfp的波形。結(jié)果顯示無nfp的信號(hào)傳輸能力更好。

圖21 有無nfp仿真結(jié)果

綜上，在設(shè)計(jì)過孔參數(shù)時(shí)要盡量使用大反焊盤、小焊盤、短stub、短過孔長(zhǎng)度及合適的過孔直徑。

3.5 布局布線

利用PADSVX1.2軟件，設(shè)定設(shè)計(jì)規(guī)則，主要是線寬線距。布線與布局同時(shí)開始，布局充分考慮布線可能出現(xiàn)的情況并做出預(yù)案，重要的互連線比如差分線，在主要器件布局后就先行布線，其他元器件布局時(shí)就可避開，可為差分線留出更好的環(huán)境。

3.6 后仿真驗(yàn)證

布線完成后對(duì)PCB覆銅，再進(jìn)行設(shè)計(jì)規(guī)則檢查（Design Rule Check，DRC）驗(yàn)證，連接無錯(cuò)，安全距離無錯(cuò)，PCB設(shè)計(jì)即完成。最后，對(duì)樣板進(jìn)行性能及可靠性測(cè)試。

用IOmeter對(duì)輸入、輸出端口（Input／Output，I／O）的讀寫速度進(jìn)行測(cè)試，分為Type-C和Type-A 2次測(cè)試，如圖22、23所示。

圖22 Type-C讀寫速度測(cè)試

圖23 Type-A讀寫速度測(cè)試

由圖22、23可知，Type-C接口讀、寫速度可達(dá)到150 MB／s，Type-A接口讀、寫速度可達(dá)到130 MB／s。

利用BurnInTest進(jìn)行可靠性測(cè)試，測(cè)試內(nèi)容是讀、寫的正確率。結(jié)果如圖24所示。

圖24 BurnInTest可靠性測(cè)試結(jié)果

測(cè)試結(jié)果顯示無錯(cuò)誤，正確率達(dá)到預(yù)期。

4 結(jié) 語

課程依托成果導(dǎo)向（Outcome based education，OBE）教育理念，以學(xué)生為中心，以成果為導(dǎo)向，培養(yǎng)學(xué)生解決復(fù)雜工程問題的能力。課程引入高速PCB信號(hào)完整性分析與設(shè)計(jì)項(xiàng)目，為學(xué)生充分理解“信號(hào)完整性”對(duì)產(chǎn)品性能的影響提供了直觀、科學(xué)的分析方法，對(duì)培養(yǎng)學(xué)生科學(xué)工程思維和工匠精神起到積極作用。該實(shí)驗(yàn)項(xiàng)目取得了良好的教學(xué)效果：

（1）以U盤設(shè)計(jì)為載體，增強(qiáng)課程趣味性、培養(yǎng)學(xué)生的自主學(xué)習(xí)積極性，提高學(xué)生的實(shí)操實(shí)踐能力和團(tuán)隊(duì)協(xié)作精神。

（2）從傳統(tǒng)PCB向新型設(shè)計(jì)方法轉(zhuǎn)變，運(yùn)用仿真工具，培養(yǎng)學(xué)生的創(chuàng)新意識(shí)和求真務(wù)實(shí)的精神。

（3）融合多學(xué)科的知識(shí)與技能，拓展學(xué)科視野，讓學(xué)生從簡(jiǎn)單的“我會(huì)”向“我能”轉(zhuǎn)變，增強(qiáng)學(xué)生的學(xué)科素養(yǎng)和綜合實(shí)踐能力。