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        淺析PCB中DDR3等長線的設(shè)計

        2015-12-24 09:15:14蔡力峰
        中國公共安全 2015年15期
        關(guān)鍵詞:數(shù)據(jù)信號走線信號線

        □ 文/蔡力峰

        引言

        隨著科技的發(fā)展,產(chǎn)品要求有大的信息存儲空間,SDRAM、DDR2、DDR3、DDR4等大存儲空間的芯片也應(yīng)運(yùn)而生。一塊電路板上,為了滿足大容量的需求,常常是放置2片、4片、8片甚至更多的存儲芯片,但是產(chǎn)品又多是趨于小型化設(shè)計,因此要求存儲芯片的尺寸越來越小,小型的BGA封裝正好能滿足需求,所以目前主流的存儲芯片多采用BGA的小型封裝設(shè)計。DDR3通常也采用采用BGA封裝,它的時序要求比較高,所以在PCB設(shè)計中對時鐘、地址、數(shù)據(jù)、DQS等信號線要求做等長處理。本文結(jié)合實例對DDR3的等長線設(shè)計方法進(jìn)行分析和論述。

        DDR3主要信號線的分類及走線要求

        DDR3主要信號線的分類

        以16位DDR3舉例,需要等長走線設(shè)計的信號有:

        控制類信號:時鐘信號CLK,CLK#,數(shù)據(jù)選通信號LDQS,LDQS#,UDQS,UDQS#,其他控制信號CKE,BA0-BA 2,LDM,UDM,CS#,RAS#,CAS#,WE#,ODT等

        數(shù)據(jù)類信號:DQ0-DQ15

        地址類信號:ADDR0-ADDR13

        DDR3主要信號線的等長走線要求

        單板PCB設(shè)計時要求傳輸線阻抗控制在50Ω±10%,時鐘信號CLK,CLK#是差分信號線,一般要求差分阻抗為100Ω。線寬、線間距需要根據(jù)疊層結(jié)構(gòu)來計算,與其他走線的間距要滿足3w規(guī)則;另外,必需精確匹配差分線對走線誤差,一般允許在10mil以內(nèi),具體誤差要求可參照芯片設(shè)計手冊。時鐘信號CLK,CLK#,數(shù)據(jù)選通信號LDQS,LDQS#,RDQS,RDQS#,這三對信號線是差分信號線,通常要求差分線對的長度差小于5mil,并且線對間的線間距和走線寬度通常保持一致。DDR3的數(shù)據(jù)線DQ0-DQ15用DQS來鎖存,因此要和DQS保持等長;地址、控制線用時鐘來鎖存,因此需要和時鐘保持一定的等長關(guān)系,但不需要嚴(yán)格的等長,允有100mil的誤差;而DDR3數(shù)據(jù)線和時鐘線相比通??梢杂?00-300mi的公差。各類信號線具體走線要求如下:

        時鐘信號CLK是一對差分信號,長度要求如下:(1)CLK信號走線長度最長不能超過4inch;(2)CLK差分對信號走線嚴(yán)格走差分,差分線對的長度差推薦小于5mil,即:CLK-CLK# < 5mil;(3)CLK走線線寬和線間距不能小于4mil。DDR3時鐘差分線阻抗控制在100Ω±10%。

        數(shù)據(jù)信號線DQ[0∶15]的走線長度以數(shù)據(jù)選通信號DQS作為參考,偏差50mil,具體如下:DQ[7∶0]以LDQS的走線長度為參照進(jìn)行走線,允許偏差范圍為50mil,即:DQ[7∶0] = LDQS ± 50mil;DQ[15∶8]以UDQS的走線長度為參照進(jìn)行走線,允許偏差范圍為50mil,即:DQ[15∶8] =UDQS ± 50mil;數(shù)據(jù)線推薦以地層為參考平面,在無法滿足的情況下,要求同組同層走線。

        數(shù)據(jù)選通信號線DQS是兩對差分信號,長度要求如下:(1)DQS差分對內(nèi)部兩根信號線嚴(yán)格等長,差分走線長度偏差推薦小5mil,即DQS-DQS#< 5mil;(2)DQS以CLK時鐘走線長度為參照進(jìn)行走線,其走線長度相對于CLK的走線長度,允許的偏差為±250mil,即:DQS = CLK± 250mil。

        數(shù)據(jù)掩碼信號線DM的走線長度以數(shù)據(jù)選通信號線DQS為參考,要求如下:(1)LDM以LDQS的走線長度為參照進(jìn)行走線,允許偏差范圍為50mil。(2)UDM以UDQS的走線長度為參照進(jìn)行走線,允許偏差范圍為50mil。

        地址信號線ADDR[0∶13]的長度要求如下:(1)ADDR[0∶13]以CLK時鐘走線長度為參照進(jìn)行走線,允許的差范圍為100mil,即:ADDR = CLK±100mil;(2)地址線采用T型走線,T點到CPU端管腳的走線,最長不超過2inch,T點到DDR3管腳的走線,最長不超過1inch。

        控制信號線BA[0∶2]、DM、CKE、CS#、WE#、CAS#、RAS#、ODT的長度要求如下:(1)控制信號線以CLK時鐘走線長度為參照進(jìn)行走線,允許偏差范圍為100mil;(2)為減小信號反射,建議所有DDR3 SDRAM的接口信號走線避免穿越電源地分割區(qū)域,保持完整的電源地參考平面。

        實例分析

        2片DDR3共用時鐘線和地址線及控制線

        這種情況采用標(biāo)準(zhǔn)的T型走線。即從CPU到兩片DDR3的時鐘信號,地址信號及控制信號的信號線長度都要保證相等。即AT+TC=AT+TD。具體結(jié)構(gòu)及PCB布線方式參見圖1及圖2。

        ▲圖1 T型結(jié)構(gòu)圖

        ▲圖2 T型走線PCB示意圖

        從CPU到兩片DDR3的地址/控制信號線走線長度為LAC及LAD,鐘信號線CLK走線長度為LCLK,要求LAC=LAD=LCLK。數(shù)據(jù)信號線DQ0-DQ15和數(shù)據(jù)選通信號DQS1等長,DQ16-DQ31和數(shù)據(jù)選通信號DQS2等長。

        2片DDR3共用地址線及控制線,時鐘線不同,T型走線方式

        這種情況采用類似T型走線方式走線。即從CPU到兩片DDR3的地址信號及控制信號的信號線長度和各自時鐘信號等長。具體結(jié)構(gòu)示意圖參見圖3。

        從CPU到兩片DDR3的地址/控制信號線走線長度為LAC及LAD,時鐘信號線CLK1走線長度為LCLK1,時鐘信號線CLK2走線長度為LCLK2,要求LAC=LCLK1,LAD=LCLK2。數(shù)據(jù)信號線DQ0-DQ15和數(shù)據(jù)選通信號DQS1等長,DQ16-DQ31和數(shù)據(jù)選通信號DQS2等長。

        ▲圖3 不同時鐘線的T型走線方式

        ▲圖4 不同時鐘線的菊花鏈走線方式

        2片DDR3共用地址線及控制線,時鐘線不同,菊花鏈走線方式

        這種情況采用菊花鏈走線方式走線。地址信號及控制信號從CPU出發(fā)先到DDR1再到DDR2,兩片DDR的時鐘信號不一樣,走線時DDR1的地址信號及控制信號和時鐘信號線CLK1等長,而到達(dá)DDR1的地址信號及控制信號和時鐘信號線CLK2等長。具體結(jié)構(gòu)示意圖參見圖4。

        從CPU到兩片DDR3地址/控制信號線走線長度為LAC及LAD,DDR1到DDR2地址/控制信號線走線長度為LCD,時鐘信號線CLK1走線長度為LCLK1,時鐘信號線CLK2走線長度為LCLK2,要求LAC=LCLK1,LAD=LCLK2,其中LAD=LAC+LCD,數(shù)據(jù)信號線DQ0-DQ15和數(shù)據(jù)選通信號DQS1等長,DQ16-DQ31和數(shù)據(jù)選通信號DQS2等長。

        4片DDR3共用地址線及控制線,兩組時鐘線,T型走線方式

        ▲圖5 4片DDR3的T型走線方式

        ▲圖6 2片DDR3正面放置

        ▲圖7 2片DDR3背面放置

        ▲圖8 4片DDR3放置

        ▲圖9 DDR3在雙面板中的設(shè)計效果圖

        這種情況和2片DDR3不同時鐘線的走線方式類似,也采用T型走線方式走線。兩組時鐘信號將4片DDR也分成兩組,將相同時鐘信號的兩片DDR3分別放置在靠近該時鐘信號一側(cè),兩片DDR3分別放在PCB的正面和背面的相同位置,另一組DDR放置在另一側(cè),同樣按照上述方式放置,這樣就變成了2組2片DDR3共用時鐘線,地址線和控制線的T型走線方式。從CPU到兩組DDR3的地址信號及控制信號的信號線長度和各自時鐘信號等長。具體結(jié)構(gòu)示意圖參見圖5,圖6至圖8是4片DDR3放置的PCB示意圖,詳細(xì)說明了如何在正面背面放置4片DDR3及完整放置的效果圖。

        從CPU到四片DDR3的地址/控制信號線走線長度為LAC,LAD,LAE及LAF,時鐘信號線CLK1走線長度為LCLK1,時鐘信號線CLK2走線長度為LCLK2,要求LAC=LAE=LCLK1,LAD=LAF=LCLK2。數(shù)據(jù)信號線DQ0-DQ15和數(shù)據(jù)選通信號DQS1等長,DQ16-DQ31和數(shù)據(jù)選通信號DQS2等長,數(shù)據(jù)信號線DQ32-DQ47和數(shù)據(jù)選通信號DQS3等長,DQ48-DQ63和數(shù)據(jù)選通信號DQS4等長。

        DDR3在PCB設(shè)計中的地完整注意事項

        DDR3在多層板設(shè)計中的地完整注意事項

        如果DDR3采用多層板設(shè)計,需要注意,DDR3的等長信號線應(yīng)盡量放在緊鄰地層的內(nèi)層走線,在DDR3區(qū)域正下方的地層一定要滿足地平面完整這一要求,并且在對應(yīng)位置的電源層只能放置DDR3的相關(guān)電源,不能有其他電源信號,DDR3信號線也只能在該區(qū)域內(nèi)的信號層上布線,在空間上不能跨越電源分割區(qū)域。

        DDR3在雙面板設(shè)計中的地完整注意事項

        在一些電腦主板或者數(shù)字電視的控制板中,控制成本是關(guān)鍵,因此,很多廠家都采用雙面板實現(xiàn)DDR3布線,CPU芯片供應(yīng)商也是盡可能地將芯片管腳優(yōu)化,方便DDR3雙面板布線。

        在雙面板布線中,DDR3的下方通常不可能有完整的地平面,這就要求通過將信號線包地處理,實現(xiàn)信號回流路徑最短。通常2根信號線一組,兩側(cè)都要包地,且均勻打地過孔,如圖9所示,粗線打過孔的就是地線,把信號線包在里面。

        結(jié)語

        在DDR3的PCB設(shè)計中,通常都應(yīng)該遵循等長設(shè)計原則和地平面完整原則。只要能夠遵循這兩原則,并且遵循芯片設(shè)計手冊的規(guī)定,一定能夠設(shè)計出理想的PCB。

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