行曉曦

（西安衛(wèi)光科技有限公司，陜西 西安 710065）

功率MOSFET 場(chǎng)效應(yīng)晶體管具有開(kāi)關(guān)速度快、驅(qū)動(dòng)功率小、安全工作區(qū)寬、溫度穩(wěn)定性好等優(yōu)點(diǎn)，被廣泛應(yīng)用于通訊、計(jì)算機(jī)、汽車(chē)和消費(fèi)電子領(lǐng)域，并且是分立器件和功率集成電路（SPIC）中的重要組成部分。宇航和衛(wèi)星用的MOS管與普通MOS管相比[1-2]，需要在惡劣的環(huán)境中，如宇宙射線、高能離子等輻射環(huán)境中工作，因此，在航天器系統(tǒng)設(shè)計(jì)過(guò)程中，需要選擇在空間輻射效應(yīng)中具有最大失效容限的電子部件/器件。航天用的MOS管與國(guó)家安全、國(guó)民經(jīng)濟(jì)全局有一定的相關(guān)性，為確保我國(guó)航天工程自主創(chuàng)新和跨越發(fā)展，必須實(shí)現(xiàn)國(guó)產(chǎn)化替代。

對(duì)管MOSFET 作為一種新型需求器件，與單個(gè)MOSFET 產(chǎn)品相比，對(duì)管產(chǎn)品在設(shè)計(jì)之初就就行了性能和功能的匹配，產(chǎn)品同時(shí)出現(xiàn)在系統(tǒng)中共同實(shí)現(xiàn)一些電氣功能，具有很高的市場(chǎng)應(yīng)用需求。

1 器件工作原理簡(jiǎn)述

功率MOSFET 器件是電壓控制型器件，它是由若干個(gè)單元并聯(lián)組成的，器件的柵極和源極在芯片正面，漏極在芯片背面。圖1給出了N溝VDMOS單元結(jié)構(gòu)示意圖，給柵極施加?xùn)旁措妷篤GS，當(dāng)VGS＜VGS（th）時(shí)，器件未開(kāi)啟，此時(shí)漏極電流很小；當(dāng)VGS≥VGS（th）時(shí)，柵極下方Pbody區(qū)表面形成了很薄的N型導(dǎo)電層，使漏極和源極之間形成了導(dǎo)電通路，此時(shí)器件開(kāi)始工作，漏極電流增大。功率MOSFET 器件就是通過(guò)施加?xùn)旁措妷篤GS使器件在開(kāi)通和關(guān)斷之間轉(zhuǎn)換，因此多用于開(kāi)關(guān)電源系統(tǒng)中。

圖1 VDMOS 器件的基本結(jié)構(gòu)

2 對(duì)管MOSFET 產(chǎn)品方案設(shè)計(jì)

本文研制產(chǎn)品的管芯設(shè)計(jì)、流片和封裝、測(cè)試完全在本單位獨(dú)立完成，完全自主可控。

管芯是整個(gè)產(chǎn)品的關(guān)鍵核心部分，在這里給出管芯設(shè)計(jì)的主要技術(shù)途徑。

（1）通過(guò)理論計(jì)算和軟件仿真相結(jié)合的方法，首先根據(jù)產(chǎn)品的漏源擊穿電壓，利用非穿通型的經(jīng)驗(yàn)公式計(jì)算出外延電阻率的最小值和厚度的最大值；然后利用穿通型的設(shè)計(jì)方法，對(duì)于一定的擊穿電壓，存在無(wú)限的（WB，ρ B）組合，都可以滿足要求，設(shè)計(jì)中要選取其中一組（WB，ρ B）使導(dǎo)通電阻最小。（2）再根據(jù)最大柵源電壓計(jì)算柵介質(zhì)層的最小厚度，同時(shí)結(jié)合閾值電壓和其它電參數(shù)合理選擇柵介質(zhì)層的厚度和阱注入劑量；最后根據(jù)工藝線的最小線寬，確定器件的橫向尺寸。（3）把初步計(jì)算的結(jié)果帶入仿真軟件的工藝模塊，對(duì)各個(gè)結(jié)構(gòu)和工藝參數(shù)進(jìn)行不斷優(yōu)化設(shè)計(jì)，以確定最后的流片參數(shù)。（4）對(duì)仿真優(yōu)化設(shè)計(jì)的結(jié)果進(jìn)行流片驗(yàn)證，在流片過(guò)程中，要把實(shí)際流片結(jié)果和仿真結(jié)果進(jìn)行比對(duì)，并及時(shí)調(diào)整，直到生產(chǎn)出合格的產(chǎn)品。（5）整理實(shí)際流片的結(jié)果，并及時(shí)修正仿真軟件和算法，以達(dá)到仿真和實(shí)際生產(chǎn)結(jié)果很好的吻合度，最終指導(dǎo)生產(chǎn)，并建立相應(yīng)的設(shè)計(jì)文件庫(kù)。

3 器件設(shè)計(jì)方面的關(guān)鍵技術(shù)

3.1 擊穿電壓的優(yōu)化設(shè)計(jì)。對(duì)于低壓器件而言，擊穿電壓要求的達(dá)到只要選擇好合適的外延層濃度和厚度，耐壓都可以達(dá)到要求。本文研制對(duì)管MOSFET產(chǎn)品終端設(shè)計(jì)采用場(chǎng)板+溝道截止環(huán)相結(jié)合的復(fù)合終端結(jié)構(gòu)，既可以穩(wěn)定終端的耐壓又可以避免高溫漏電不穩(wěn)定的問(wèn)題。

3.2 導(dǎo)通電阻的優(yōu)化設(shè)計(jì)。對(duì)于低壓MOSFET 器件，降低導(dǎo)通電阻主要從溝道電阻、接觸電阻、襯底電阻、封裝電阻幾個(gè)方面考慮。

3.2.1 降低溝道電阻可以優(yōu)化阱區(qū)的注入劑量，在閾值電壓、擊穿電壓滿足要求的前提下，選擇較低的注入劑量。

3.2.2 降低接觸電阻需要從芯片正面接觸、背面接觸兩方面考慮，芯片正面金屬為Al，由于引線孔尺寸較小，必須嚴(yán)格控制刻蝕質(zhì)量，可以采用過(guò)刻蝕技術(shù)，避免刻蝕殘留，確保正面金屬Al 填充接觸良好。

3.2.3 芯片背面金屬采用Ti+Ni+Ag三層金屬，可以保證漏極接觸；采用減薄芯片厚度的方式可以有效的降低襯底電阻，根據(jù)生產(chǎn)線加工能力，可以將芯片減薄至200um左右。

3.2.4 封裝電阻與器件的封裝外形有關(guān)，在封裝形式確定的情況下，可以通過(guò)提升封裝粘片質(zhì)量、采用粗絲壓焊等方式降低封裝電阻。

3.3 開(kāi)關(guān)時(shí)間的優(yōu)化設(shè)計(jì)。MOSFET電容特性中對(duì)開(kāi)關(guān)時(shí)間影響最大的就是柵漏電容Cgd，也叫米勒電容。減小Cgd 可以從增加介質(zhì)層厚度、優(yōu)化柵極下方的JFET區(qū)寬度和減小有源區(qū)面積等方面考慮，同時(shí)要兼顧閾值電壓、擊穿電壓和導(dǎo)通電阻的要求，需要折中優(yōu)化設(shè)計(jì)。

3.4 抗輻照加固技術(shù)。為增強(qiáng)器件的抗總劑量能力，我們采用平面柵偽自對(duì)準(zhǔn)結(jié)構(gòu)，先進(jìn)行body區(qū)的注入及推阱工作，防止推阱的高溫過(guò)程影響柵氧化層質(zhì)量，結(jié)合閾值電壓要求，抗單粒子要求，合理設(shè)計(jì)柵氧化層厚度[3]。

為增強(qiáng)器件抗單粒子燒毀的要求，增加DP+/DN+注入步驟，減小寄生晶體管基區(qū)的電阻Rb，抑制寄生NPN/PNP 晶體管導(dǎo)通造成的燒毀[4]。

4 器件工藝方面的關(guān)鍵技術(shù)

4.1 柵氧化層生長(zhǎng)工藝。器件具有抗輻照要求，所以，對(duì)器件柵氧化層質(zhì)量要求就特別高，采取技術(shù)措施：

4.1.1 采用平面柵偽自對(duì)準(zhǔn)工藝，避免柵介質(zhì)層經(jīng)歷高溫過(guò)程。常規(guī)自對(duì)準(zhǔn)工藝柵介質(zhì)層生長(zhǎng)之后，會(huì)經(jīng)歷長(zhǎng)時(shí)間的高溫退火過(guò)程，高溫推火會(huì)在氧化層中形成斷裂鍵，這種缺陷在總劑量輻照過(guò)程中會(huì)導(dǎo)致閾值電壓漂移、漏電增加、甚至柵氧化層破壞的問(wèn)題。我們使用平面柵偽自對(duì)準(zhǔn)工藝，可以避免這種情況的發(fā)生。

4.1.2 進(jìn)行高質(zhì)量柵氧化層生長(zhǎng)技術(shù)，采用上述的平面柵偽自對(duì)準(zhǔn)工藝，即先形成主結(jié)區(qū)，再進(jìn)行薄柵介質(zhì)層生長(zhǎng)，氧化層的結(jié)構(gòu)為干氧+濕氧+干氧的結(jié)構(gòu)，在工藝過(guò)程中嚴(yán)格控制氧化層中正電荷柵的數(shù)量，以達(dá)到控制氧化層質(zhì)量的目的。柵氧化層生長(zhǎng)之后直接進(jìn)行900℃的N2 退火工藝，可以提升柵氧化層質(zhì)量，提升抗總劑量能力。

4.1.3 采用柵介質(zhì)層工藝設(shè)計(jì)，采用低溫氧化+N2退火的工藝。柵氧生長(zhǎng)采取850℃低溫生長(zhǎng)，900℃氮?dú)馔嘶鸸に嚒?/p>

4.2 隔離介質(zhì)的穩(wěn)定性。常規(guī)MOSFET 器件一般采用USG+BPSG材料作為柵源之間隔離介質(zhì)，但對(duì)于具有抗輻照要求的特殊器件，隔離介質(zhì)需要在重粒子輻照作用下，仍然能夠承受一定的柵源電壓，避免介質(zhì)擊穿，造成器件失效。而B(niǎo)PSG材料在重粒子輻照下會(huì)使材料內(nèi)部的缺陷增加，從而影響柵源擊穿電壓及器件的抗輻照能力，因此抗輻照MOSFET 隔離介質(zhì)僅采用USG。

4.3 小尺寸引線孔金屬填充工藝。器件孔刻蝕采用先濕法再干法的方式，形成上寬下窄的孔形貌，便于后續(xù)金屬填充，同時(shí)過(guò)刻0.2um，防止刻蝕殘留造成接觸不良。另外，在Al 填充之前，先濺射一層薄的Ti/TiN膜，可作為濕潤(rùn)層，有利于Al 膜的流動(dòng)，確?？捉饘偬畛涑浞帧?/p>

5 對(duì)管MOSFET 器件仿真

本文產(chǎn)品結(jié)合工藝線實(shí)際情況，采用條形單元結(jié)構(gòu)，因?yàn)闂l形設(shè)計(jì)避免了單元設(shè)計(jì)中固有的角效應(yīng)，提高了柵極氧化物的質(zhì)量可控性，并且易于制造。源區(qū)寬度利用仿真軟件進(jìn)行優(yōu)化設(shè)計(jì)，綜合考慮導(dǎo)通電阻、開(kāi)關(guān)時(shí)間和芯片面積等，最終確定元胞尺寸為8.4μ m，柵寬4μ m，N+1μ m，P+2.4μ m，DP+3.4μ m，孔2.4μ m。芯片設(shè)計(jì)結(jié)果見(jiàn)表1。

表1 對(duì)管MOSFET 管芯設(shè)計(jì)結(jié)果

器件仿真結(jié)果均達(dá)到了設(shè)計(jì)要求。對(duì)管N溝：器件的工藝仿真結(jié)果如圖2 所示；從圖3 擊穿電壓的仿真結(jié)果可以看出BVDSS=44.6V；從圖4 閾值電壓的仿真結(jié)果可以看出Vth=1.6V。對(duì)管P 溝：器件的工藝仿真結(jié)果如圖5 所示；從圖6 擊穿電壓的仿真結(jié)果可以看出BVDSS=-28V；從圖7 閾值電壓的仿真結(jié)果可以看出Vth=-1.63V。結(jié)果均滿足設(shè)計(jì)要求。

圖2 N 溝器件工藝結(jié)構(gòu)

圖3 N 溝擊穿電壓仿真結(jié)果

圖4 N 溝閾值電壓仿真結(jié)果

圖5 P 溝器件工藝結(jié)構(gòu)

圖6 P 溝擊穿電壓仿真結(jié)果

圖7 P 溝閾值電壓仿真結(jié)果

溝道的寬度由元胞數(shù)目確定：

W=L× N （N=（RC/L）/Ron）

其中：W 為溝道寬度，L 為條形元胞條長(zhǎng)，N 為元胞數(shù)目，RC/L為條形單胞導(dǎo)通電阻，RC由仿真值確定，Ron為器件導(dǎo)通電阻。元胞導(dǎo)通電阻是通過(guò)ISE 軟件仿真得到。器件導(dǎo)通電阻是設(shè)計(jì)時(shí)的要求值，由于在仿真過(guò)程中忽略了襯底及封裝電阻，所以在導(dǎo)通電阻計(jì)算過(guò)程中要給出約30%的設(shè)計(jì)余量。對(duì)管產(chǎn)品設(shè)計(jì)了相同的芯片面積，綜合各種技術(shù)要求，本文研制對(duì)管產(chǎn)品最終設(shè)計(jì)的芯片總面積為4.2mm× 3.5mm。

6 流片工藝流程

在本對(duì)管產(chǎn)品研制的實(shí)施中，根據(jù)產(chǎn)品的性能指標(biāo)要求，加工工藝生產(chǎn)線的具體情況，N溝產(chǎn)品制定管芯工藝流程如下：

N+硅襯底外延片→生長(zhǎng)場(chǎng)氧→光刻場(chǎng)限環(huán)和有源區(qū)（一次光刻）→生長(zhǎng)犧牲氧化層→光刻p-body區(qū)（二次光刻）→P-body和場(chǎng)限環(huán)注入/退火→生長(zhǎng)薄柵氧化層→CVD 淀積多晶硅、多晶摻雜→多晶光刻（三次光刻）→去除多余殘氧→源N+光刻（四次光刻）→N+注入→DP+光刻（五次光刻）→DP+注入→源P+光刻（六次光刻）→PSD注入→激活→USG淀積→一次致密→孔刻蝕（七次光刻）→二次致密→濺射Ti/TiN→濺射金屬Al→金屬光刻（八次光刻）→硅鋁合金→USG 淀積→氮化硅淀積→鈍化層光刻（九次光刻）→背面減薄→背面金屬化→CP 測(cè)試。

對(duì)管P 溝產(chǎn)品管芯工藝流程與N溝相似，對(duì)于對(duì)管MOSFET做版圖設(shè)計(jì)時(shí)考慮做了一致的版圖，進(jìn)行流片時(shí)候即采用相同的光刻版，具體流片工藝條件根據(jù)N溝、P 溝產(chǎn)品各自的工藝方案具體實(shí)施。

7 產(chǎn)品封裝篩選工藝流程

根據(jù)用戶和技術(shù)協(xié)議要求， 對(duì)管采用SMD-0.5 金屬扁平封裝，N、P 溝道產(chǎn)品封裝篩選工藝流程如下：

燒結(jié)→壓焊→平行封焊→高溫存儲(chǔ)→溫度循環(huán)→熱響應(yīng)→恒定加速度→PIND→密封→穩(wěn)態(tài)柵偏置→功率老練→三溫測(cè)試→目檢

8 工藝主要考核項(xiàng)目及試驗(yàn)情況

8.1 管芯部分

管芯工藝主要考核項(xiàng)目為：柵氧化、N+注入、源P+注入進(jìn)行控制，最終管芯測(cè)試，電參數(shù)按要求進(jìn)行測(cè)試，測(cè)試合格率達(dá)到98%以上。

8.2 產(chǎn)品后部封裝部分

后部封裝工藝主要考核項(xiàng)目為：燒結(jié)質(zhì)量、鍵合強(qiáng)度、密封性，內(nèi)部水汽含量控制、電性能參數(shù)。電性能參數(shù)主要以測(cè)試為依據(jù)，測(cè)試合格率達(dá)到95%以上。

9 產(chǎn)品測(cè)試結(jié)果與討論

對(duì)管產(chǎn)品6A/20V、-4.4A/-20V的器件流片測(cè)試結(jié)果與國(guó)外同類產(chǎn)品的對(duì)比可以看出：（1）所設(shè)計(jì)對(duì)管MOSFET產(chǎn)品在靜態(tài)參數(shù)和動(dòng)態(tài)參數(shù)方面均達(dá)到了國(guó)外同類型產(chǎn)品特性指標(biāo)；（2）所設(shè)計(jì)對(duì)管MOSFET產(chǎn)品在抗單粒子和抗電離總劑量方面均達(dá)到了國(guó)外同類產(chǎn)品水平；（3）所設(shè)計(jì)對(duì)管MOSFET 產(chǎn)品漏極截止電流均在60nA以下，小于國(guó)外產(chǎn)品要求的1μ A；（4）所設(shè)計(jì)對(duì)管產(chǎn)品開(kāi)關(guān)時(shí)間典型值均優(yōu)于國(guó)外同類產(chǎn)品；電容和柵電荷基本達(dá)到了國(guó)外產(chǎn)品典型值水平。

10 結(jié)論

本文介紹了MOSFET器件的工作原理，重點(diǎn)研究了低壓、低閾值且具有抗輻照特性的對(duì)管MOSFET 設(shè)計(jì)和工藝關(guān)鍵技術(shù)。研究的6A/20V、-4.4A/-20V性能指標(biāo)達(dá)到設(shè)計(jì)要求，可以功能替代國(guó)外型號(hào)FDW2520C，且增加了抗輻照性能，可以應(yīng)用于航空、航天領(lǐng)域的電源系統(tǒng)。