麻澤眾,馮全源,趙宏美

(西南交通大學(xué) 微電子研究所,四川 成都 611756)

在中低壓功率器件領(lǐng)域,溝槽型MOSFET 因具有通態(tài)電阻低、開關(guān)速度快等優(yōu)點,得到了普遍應(yīng)用[1-2]。在傳統(tǒng)溝槽型MOSFET 的基礎(chǔ)上,Baliga[3]最早提出了一種基于電荷耦合效應(yīng)的溝槽型MOSFET(Charge Coupling MOSFET,CC -MOSFET)。由 于CC-MOSFET溝槽內(nèi)部存在一個與源極相連的多晶硅,也可以稱為屏蔽柵溝槽型MOSFET[4](Shielded Gate Trench MOSFET,簡稱SGT 結(jié)構(gòu))。源極多晶硅能夠通過產(chǎn)生橫向電場改善漂移區(qū)的縱向電場,提高了器件的擊穿電壓,另外還可以將部分柵漏電容轉(zhuǎn)化為柵源電容[5]。由于SGT 結(jié)構(gòu)漂移區(qū)的縱向電場呈懸鏈式分布,可以進一步優(yōu)化漂移區(qū)中間區(qū)域的電場。為此有相關(guān)研究提出多層漂移區(qū)結(jié)構(gòu)[6],利用不同的外延層摻雜濃度,在摻雜濃度的交界面引入新的電場峰值,使漂移區(qū)電場更加均衡;多階梯側(cè)氧結(jié)構(gòu)[7]利用不同厚度的氧化層在漂移區(qū)內(nèi)引入新的電場峰值,進而優(yōu)化電場分布;漂移區(qū)內(nèi)加入P 柱[8]可以通過引入負電荷來增強漂移區(qū)橫向電場,改善了漂移區(qū)的縱向電場,但是形成P 柱需要額外的掩模。

為了優(yōu)化漂移區(qū)的電場分布,本文把高k介質(zhì)應(yīng)用于傳統(tǒng)SGT 結(jié)構(gòu)的溝槽側(cè)壁絕緣層中,并將提出的新結(jié)構(gòu)稱為高k屏蔽柵溝槽型MOSFET (高kSGT 結(jié)構(gòu))。另外,通過Sentaurus TCAD 軟件對傳統(tǒng)SGT 結(jié)構(gòu)和高kSGT 結(jié)構(gòu)的性能進行了仿真對比。

1 器件結(jié)構(gòu)和原理

傳統(tǒng)SGT 結(jié)構(gòu)的截面示意圖如圖1(a)所示,該結(jié)構(gòu)包括n+襯底、n 型外延層、U 型溝槽、溝槽頂部的柵極多晶硅、溝槽底部的源極多晶硅、p 型基區(qū)、n+源區(qū)、源極金屬和漏極金屬。傳統(tǒng)SGT 結(jié)構(gòu)在導(dǎo)通狀態(tài)下,電子從n+源區(qū)分別流過p 型基區(qū)的導(dǎo)電溝道、n 型漂移區(qū)和襯底,形成漏極到源極的通態(tài)電流。當柵壓小于器件的閾值電壓時,器件處于截止狀態(tài),p 型基區(qū)和n 型漂移區(qū)組成的PN 結(jié)通過縱向延伸耗盡層來承受較大的反向漏源電壓[9]。圖1(b)是本文提出的高kSGT 結(jié)構(gòu)示意圖,與傳統(tǒng)SGT 結(jié)構(gòu)不同的是,將溝槽側(cè)壁的二氧化硅部分替換成擁有更高介電常數(shù)的絕緣介質(zhì),同時保留溝槽頂部和底部的二氧化硅。

圖1 傳統(tǒng)SGT 結(jié)構(gòu)和高k SGT 結(jié)構(gòu)的截面示意圖Fig.1 Cross section of traditional SGT structure and high k SGT structure

源極多晶硅與n 型漂移區(qū)隔著較厚的絕緣層,構(gòu)成一個MIS(Metal-Insulator-Semiconductor)結(jié)構(gòu)。高k介質(zhì)的作用可以通過MIS 結(jié)構(gòu)來分析,當源極多晶硅施加負偏壓V時,n 型漂移區(qū)會進入耗盡狀態(tài),此時由于耗盡層中存在帶有正電荷的施主離子,將會在源極多晶硅表面也感應(yīng)出等量的負電荷,如圖2 所示。MIS 結(jié)構(gòu)的電容定義為:

圖2 多子耗盡時隨外加電壓變化的微分電荷分布Fig.2 Differential charge distribution with applied voltage for majority carrier depletion

式中:Qm為源極多晶硅中單位面積的負電荷;Qs為耗盡層單位面積的正電荷。MIS 結(jié)構(gòu)電容由絕緣層電容C0和耗盡層電容Cs串聯(lián)組成,其等效電路如圖3 所示。當半導(dǎo)體表面耗盡時,MIS 結(jié)構(gòu)電容為[10]:

圖3 MIS 結(jié)構(gòu)的等效電路Fig.3 Equivalent circuit of MIS structure

式中:C0=ε0/d,為單位面積的絕緣層電容;ε0為絕緣層介電常數(shù);d為絕緣層厚度;εs為硅的介電常數(shù);ND為施主雜質(zhì)濃度。根據(jù)高斯定理,表面的電荷面密度與電場強度有以下關(guān)系[11]:

式中:Es為耗盡層表面的電場強度。將式(2)和式(3)代入式(1)中,可得:

從式(4)可以看出,當外加偏壓V一定時,耗盡層的表面電場會隨著絕緣層介電常數(shù)增大而增大。當器件承受漏源電壓時,溝槽兩側(cè)的漂移區(qū)會處于完全耗盡的狀態(tài),存在大量的正電荷施主離子。在傳統(tǒng)SGT 結(jié)構(gòu)中,漂移區(qū)耗盡層中的施主離子一部分終止于p 型基區(qū)耗盡層中帶負電荷的受主離子,另一部分施主離子終止于源極多晶硅的感應(yīng)負電荷。而在高kSGT 結(jié)構(gòu)中,由于高k介質(zhì)的存在,使更多施主離子終止于源極多晶硅的負電荷,而終止于p 型基區(qū)的施主離子數(shù)量將會減少。因為電場強度代表了電力線的密集程度,最終降低了PN 結(jié)處的電場強度,提高了漂移區(qū)中間區(qū)域的電場強度。

2 仿真結(jié)果與討論

傳統(tǒng)SGT 結(jié)構(gòu)和高kSGT 結(jié)構(gòu)均使用Sentaurus TCAD 軟件進行仿真,為了比較高k介質(zhì)對電場的影響,本文在擊穿電壓為103.4 V 的傳統(tǒng)SGT 結(jié)構(gòu)基礎(chǔ)上設(shè)計高kSGT 結(jié)構(gòu),除了溝槽側(cè)壁絕緣介質(zhì)不同之外,其他參數(shù)保持不變,具體的結(jié)構(gòu)參數(shù)如表1 所示。與傳統(tǒng)SGT 結(jié)構(gòu)相比,高kSGT 的工藝流程增加了高k介質(zhì)的淀積和回刻,但此步驟不需要增加額外的掩模版,其他的工藝流程[12]均與傳統(tǒng)SGT 結(jié)構(gòu)相同。

表1 器件的仿真參數(shù)Tab.1 Simulation parameters of the devices

根據(jù)上述參數(shù)得到傳統(tǒng)SGT 結(jié)構(gòu)和高kSGT 結(jié)構(gòu)最終的仿真模型,如圖4 所示。其中,高k介質(zhì)位于Y=-8～-7 μm 的位置。

圖4 傳統(tǒng)SGT 結(jié)構(gòu)和高k SGT 結(jié)構(gòu)的仿真模型圖Fig.4 Simulation model diagram of traditional SGT structure and high k SGT structure

當器件的柵極和源極接地,漏極加正電壓時,傳統(tǒng)SGT 結(jié)構(gòu)的電場分布如圖5(a)所示,圖5(b)為高kSGT 結(jié)構(gòu)的電場分布。從圖5 中可以看出傳統(tǒng)SGT結(jié)構(gòu)的漂移區(qū)電場峰值分別位于p 型基區(qū)與外延層交疊的PN 結(jié)和溝槽底部,而高kSGT 結(jié)構(gòu)在漂移區(qū)中間區(qū)域引入一個新的電場峰值P。取兩種結(jié)構(gòu)切線AB處的電場進行對比,如圖5(c)所示,可以看出高k介質(zhì)將電場峰值中間較低的電場進行拉高,同時PN 結(jié)處的電場峰值略有降低,仿真結(jié)果符合前文的理論分析。高kSGT 結(jié)構(gòu)的擊穿電壓仿真結(jié)果為112.8 V,結(jié)果表明可以通過高k介質(zhì)優(yōu)化電場分布來提高擊穿電壓。

圖5 傳統(tǒng)SGT 結(jié)構(gòu)和高k SGT 結(jié)構(gòu)的電場分布對比Fig.5 Comparison of electric field distribution between traditional SGT structure and high k SGT structure

高k介質(zhì)在溝槽中的位置會對電場分布產(chǎn)生較大的影響,從圖5(a)可知,傳統(tǒng)SGT 的漂移區(qū)電場較低的區(qū)域位于Y=-8～-6 μm 處,為了提高該處的電場,將高k介質(zhì)的起點固定在Y=-8 μm 的位置,沿y軸向下將長度L分別設(shè)置為0.2,0.5,1.0,1.5 和2 μm,其電場分布如圖6 所示。新的電場峰值P會隨著長度增加而逐漸向溝槽底部方向移動,另外電場峰值也會隨著長度增加而增大。當L大于0.5 μm 時,新的電場峰值就會超過溝槽底部的電場峰值,導(dǎo)致?lián)舸┪恢冒l(fā)生在高k介質(zhì)底部,所以需要通過調(diào)整高k介質(zhì)的位置來使電場分布相對均衡。

圖6 k=10 時不同高k 介質(zhì)長度下的電場強度Fig.6 Electric field distribution of different high k dielectric lengths at k=10

高k介質(zhì)的介電常數(shù)也是影響電場分布的一個重要因素。取介電常數(shù)k=6,8,10,12,分析在不同長度下的擊穿電壓,仿真結(jié)果如圖7 所示。其中k=3.9是二氧化硅的介電常數(shù),表示傳統(tǒng)SGT 結(jié)構(gòu)的擊穿電壓。從圖7 可知,介電常數(shù)保持不變時,擊穿電壓隨著高k介質(zhì)長度的增加呈現(xiàn)出先增加后減小的趨勢。當新的電場峰值與溝槽底部的電場峰值相等時,高kSGT 結(jié)構(gòu)達到最大的擊穿電壓。在相同高k介質(zhì)長度條件下,當介質(zhì)長度較小時,擊穿電壓隨著介電常數(shù)增大而增大,但當介質(zhì)長度較大時,低介電常數(shù)有更大的擊穿電壓,因為電場強度與介電常數(shù)有正相關(guān)關(guān)系[13]。當高k介質(zhì)長度L=0.5 μm、介電常數(shù)k=8時,擊穿電壓達到最大值114.5 V。與傳統(tǒng)SGT 結(jié)構(gòu)相比,高kSGT 結(jié)構(gòu)的擊穿電壓提升了10.7%。

圖7 不同高k 介質(zhì)條件下的擊穿電壓Fig.7 Breakdown voltage under different high k dielectric conditions

當器件正向?qū)〞r,溝槽側(cè)壁的漂移區(qū)會形成一層較薄的耗盡層,由于高k介質(zhì)會產(chǎn)生更多的電荷使耗盡層進一步地橫向擴展,相應(yīng)的電流導(dǎo)通路徑將會變窄,使漂移區(qū)導(dǎo)通電阻略微增大。為了對擊穿電壓和特征導(dǎo)通電阻進行折中考慮,引入Baliga 優(yōu)值(BFOM)[14],計算公式如下:

由于特征導(dǎo)通電阻在不同高k介質(zhì)條件下變化很小,BFOM 整體的變化趨勢與擊穿電壓相似。與傳統(tǒng)SGT 結(jié)構(gòu)相比,高kSGT 結(jié)構(gòu)的BFOM 最大提升了15.2%,降低了器件的導(dǎo)通損耗。

高kSGT 結(jié)構(gòu)與文獻[6]提出的多階梯側(cè)氧分離柵溝槽MOSFET(簡稱MSO 結(jié)構(gòu))均通過改變絕緣介質(zhì)層,在漂移區(qū)內(nèi)引入新的電場峰值,從而提高器件的擊穿電壓。但是MSO 結(jié)構(gòu)需要多次的氧化層和多晶硅刻蝕步驟,而高kSGT 結(jié)構(gòu)只增加了高k介質(zhì)的淀積和回刻,相對來說需要的工藝步驟較少,但是需要注意高k介質(zhì)與硅的界面熱穩(wěn)定性問題[15]。

3 結(jié)論

本文分析了高kSGT 的器件原理及高k介質(zhì)的作用機理,并利用TCAD 仿真軟件對高k介質(zhì)長度和介電常數(shù)進行了優(yōu)化分析。結(jié)果表明,1 μm 以內(nèi)的高k介質(zhì)長度可以有效提高中低壓SGT 結(jié)構(gòu)的擊穿電壓,超過1 μm 時則適用于深溝槽的高壓SGT 結(jié)構(gòu)。另外高k介質(zhì)的介電常數(shù)在6～10 范圍內(nèi)可以提高器件的擊穿電壓,但過高的介電常數(shù)會導(dǎo)致?lián)舸╇妷合陆怠?/p>