劉一寧，王任澤，楊亞鵬，王 寧，馮宗洋，賈林勝，張建崗，李國強

(中國輻射防護研究院，太原 030006)

目前對硅半導體器件輻射效應的研究主要從空間應用的需求出發(fā)，相關研究對于核電廠應急響應中器件的選用有參考意義但也有不足之處。例如，由MOSFET構成的電機驅動器和運算控制器等是核電廠應急響應機器人的關鍵部件，應注意其總劑量(TID)效應，而空間應用關注的位移損傷效應(DD)、單粒子效應(SEE)和低劑量率損傷增強效應(ELDRS)等在應急情況下無需考慮，這也是應用于空間任務的耐輻射器件不適用于核電廠應急響應的一個重要原因。

MOSFET中的TID效應是在1964年被發(fā)現(xiàn)的，在接下來的五十年里，人們對它的認識也有了很大的進步，其ΔVth可以歸因于MOS器件的界面電荷和氧化物陷阱電荷。并建立了一個通過可逆電子俘獲進行補償?shù)哪Ｐ蚚1]解釋被俘獲空穴的退火。除了基于硅的器件，雖然基于鍺和氮化鎵的具有高k介電層的器件還沒有達到成熟的水平，但對其TID效應的研究正在迅速發(fā)展[2]，所以也應予以關注。本文介紹了總劑量效應對不同類型MOSFET的閾值電壓漂移的影響及計算機輔助設計技術(TCAD)的相關應用。

1 不同類型MOSFET中的閾值電壓漂移

1.1 體CMOS工藝

體CMOS工藝制備的MOSFET的總體結構和電荷俘獲如圖1[3]所示。氧化物捕獲電荷Qot導致nMOSFET和pMOSFET的閾值電壓降低，而界面捕獲電荷Qit只導致pMOSFET的閾值電壓降低并導致nMOSFET的閾值電壓升高。

(a) 常用MOSFET的俯視圖；(b)沿MOSFET長邊的截面；(c)沿MOSFET短邊的截面“+”表示氧化物捕獲電荷(Qot)，“×”表示界面捕獲電荷(Qit)。圖1 體CMOS工藝制備的MOSFET的總體結構和電荷俘獲[3]Fig.1 The overall structure and charge capture of MOSFET manufactured by bulk CMOS process

圖2[3]為工作在飽和模式下由28 nm體CMOS工藝制備的具有不同幾何形狀的MOSFET在不同TID下的ΔVth。圖中所示的窄通道pMOSFET上明顯的ΔVth是由于很厚的淺溝槽隔離(STI)氧化物中俘獲的電荷，改變了STI邊緣的電場，阻止了溝道的反轉。

圖3顯示了商用350納米體CMOS工藝制造[4]的不同幾何尺寸的鉆石形柵MOSFET的ΔVth作為TID函數(shù)。

可以發(fā)現(xiàn),具有鉆石柵形狀的被測設備(DUT)的ΔVth與相應的傳統(tǒng)矩形柵MOSFET相比更低(大約30%)，這是由于抑制了“鳥喙區(qū)效應”[4]的寄生晶體管。且具有90°α角的柵形狀效果最好。

盡管一些創(chuàng)新的晶體管設計,如上述鉆石形狀柵晶體管等可以顯著減少TID導致的ΔVth，但是考慮到應急響應的成本因素，這些方法實用性較差。

如圖4所示，其中柵長L=60 nm，制造工藝65 nm，偏置狀態(tài)為“二極管”。輻照溫度分別為25 ℃、60 ℃和100 ℃。分別注明了Qit和Qot的貢獻。高溫加速了質(zhì)子從低摻雜漏(LDD)到柵氧化物界面的遷移[5]，在該界面上質(zhì)子使Si-H鍵去鈍化。這一現(xiàn)象導致了界面陷阱的快速積聚，導致在24小時內(nèi)產(chǎn)生數(shù)百毫伏的ΔVth[6]。

因此，由于輻照過程中的高溫會導致ΔVth的惡化，在核電站應急響應中可能出現(xiàn)的高工作溫度應予以考慮。

從圖1到圖4可以看出，更低的工藝節(jié)點也可以降低TID導致的ΔVth。而在體CMOS工藝中，在同一工藝節(jié)點下，溝道短窄的晶體管對TID的耐受力更差[7]，這被稱為輻射誘導的短溝道效應(RISCE)和輻射誘導的窄溝道效應(RINCE)。

圖2 工作在飽和模式(|VDS|=1.1 V)下的(a)n型和(b)p型MOSFET的ΔVth作為TID的函數(shù)[3]Fig.2 TID-induced ΔVth of (a) n and (b) p types of MOSFETs in saturation mode (|VDS| = 1.1 V)

圖3 不同柵尺寸的器件的ΔVth作為TID的函數(shù)[4]Fig.3 ΔVth of the devices with different gate geometry as a function of TID

圖4 pMOS封閉布局晶體管的輻照中的ΔVth(上三圖)和100 ℃退火過程(下三圖)[5]Fig.4 ΔVth during irradiation (top three charts) and during 100 ℃ annealing (bottom three charts) for an pMOS enclosed layout transistor

1.2 絕緣體上硅(SOI)工藝

由于絕緣體上硅(SOI)技術對單粒子效應的敏感性較低，已在軍事和空間電子領域應用多年[8]。使用130 nm部分耗盡(PD) SOI技術制造的T形柵nMOSFET的布局及其閾值電壓變化如圖5所示。

(a)頂視圖；(b)左視剖面圖；(c)正視剖面圖；(d)閾值電壓變化。圖5 T形柵PDSOI nMOSFET的布局圖及其閾值電壓隨劑量的變化[9]Fig.5 Layout and ΔVth during irradiation of T-gate PDSOI nMOSFET

對于SOI器件需要考慮淺溝槽隔離(STI)和埋氧化層(BOX)中的俘獲電荷，因為在這些先進工藝節(jié)點中，這些電荷的效應已經(jīng)超過前柵氧化物中俘獲電荷的效應。

SOI器件前柵和后柵(埋氧化層)的TID響應不同。后柵主晶體管的閾值電壓變化ΔVth,bg可表示為(1)式：

(1)

式中，Qf表示BOX中的凈電荷量，Not,BOX表示BOX中的正電荷，Nit,BOX表示負電荷，CBOX表示BOX單位面積上的電容。

在PG(pass-gate)偏置狀態(tài)下埋氧化層(BOX)中由輻照引起的凈捕獲電荷更多，而開啟偏置(ON-bias)下STI中由輻照引起的捕獲電荷比BOX中多[9]。

與上述典型的SOI MOSFET器件相比，具有長漂移區(qū)域的SOI橫向擴散(LD) MOSFET有更大的Si/SiO2界面面積和更敏感的TID效應，并在輻照后具有更復雜的電特性變化[10]。

然而，一些具有高TID耐受性的LDMOS拓撲結構已經(jīng)被開發(fā)出來。例如，P.Fernandez-Martinez等人描述了一種LDpMOS和一種LDnMOS，它們被設計為沒有STI，但具有擴展的LDD的結構。這種結構減少了幾Mrad輻照后閾值電壓的降低。這種結構的布局和ΔVth曲線分別如圖6和圖7所示。在高達10 Mrad的照射后，它只表現(xiàn)出很小的ΔVth，而其飽和電流變化不大[11]。

圖6 NLDMOS(上圖)和PLDMOS(下圖)器件的橫截面原理圖[11]Fig.6 Schematic cross section of the NLDMOS (top) and PLDMOS devices (bottom)

圖7 |ΔVth|的測量值(實線)和模擬值(虛線)作為TID的函數(shù)[11]Fig.7 Measured (symbol) and Simulated (dashed line) |ΔVth| as a function of TID

對SOI器件的這些研究證實，是在STI和BOX等厚氧化物中捕獲的電荷導致了所觀測到的閾值電壓降低。并且由于BOX的原因，SOI器件雖然具有更強的耐單粒子效應能力，但其耐總劑量效應的能力反而沒有體CMOS器件強。

雖然在核電廠應急響應中不需要擔心單粒子效應的影響，但是SOI器件的輻射效應在核與輻射應急計劃和準備中是必須考慮的。這是由于超薄絕緣體上硅(UTSOI)技術目前仍是滿足先進技術節(jié)點的電氣性能和集成密度要求的單柵器件的唯一選擇[12]。

1.3 納米線(NW)場效應管

為克服目前10 nm以下技術節(jié)點(sub-10-nm technologies)縮放的限制，包括工藝整合、電學性能和成本效率等,一個可能的方法是結合多柵(multiple-gates)和超薄絕緣體上硅(UTSOI)結構的優(yōu)點，制造一種具有多個柵并且在SOI基底上制造的納米線(nanowire，NW)器件[12]。

考慮到這樣的的器件未來很可能應用在應急響應機器人中，研究NW MOSFET的輻照效應是很有必要的。圖8描述了NWFET的結構和幾何形狀及閾值電壓漂移隨劑量的變化。

根據(jù)參考文獻[12-13]的結論，窄寬度(WNW≤30 nm)和長通道(LG >=100 nm)的NWFET對TID導致的ΔVth的耐受力更高，這與體 CMOS工藝差異較大，對于體CMOS，在同一工藝節(jié)點下，溝道短窄的晶體管對TID的耐受力更差。其原因是，多柵結構一定程度上屏蔽了俘獲電荷對器件電參數(shù)的影響，并減輕了輻射誘導的窄通道效應(RINCE)。

1.4 鍺溝道場效應管

對于未來的高速應用場景,Ge通道MOSFETs是一個有前途的實現(xiàn)方式,因為與Si相比它們有更高的空穴遷移率，并且它們與傳統(tǒng)的Si集成技術兼容[14]。Ge MOSFETs的一般結構如圖9所示。

圖10中顯示ΔVth與受照劑量的關系。需要注意的是，只有ON-偏置才產(chǎn)生明顯的ΔVth，而其他偏置幾乎不產(chǎn)生ΔVth，而ON-偏置下的ΔVth源于負偏壓不穩(wěn)定性(NBTI)[14]。而后氧化(PO)退火過程可以顯著減少與較厚的、有缺陷的GeOx界面層關聯(lián)的俘獲正電荷積聚[15]。

(a)原理圖；(b)沿柵的橫截面；(c)頂視圖；(d)閾值電壓漂移隨劑量的變化。圖8 多柵 SOI NWFET的結構及閾值電壓漂移隨劑量的變化[12-13]Fig.8 Description and ΔVth during irradiation of a multiple-gate SOI NWFET

圖9 Ge溝道場效應管STEM截面圖和采用凹槽形源/漏和溝道的GOI MOSFETs的橫截面示意圖[14-15]Fig.9 STEM cross section of Ge FETs and schematic diagrams of cross-sectional view of GOI MOSFETs with recessed S/D and channel[14-15]

圖10 四種不同偏置條件下Ge通道器件的閾值電壓隨輻照劑量漂移[14]Fig.10 Threshold-voltage shifts of Ge Channel devices with irradiation dose under four different bias conditions[14]

1.5 鎵溝道場效應管

氮化鎵微波晶體管是一種典型的高電子遷移率晶體管(HEMTs)，這種器件已經(jīng)被研究了一段時間[16]。其基本的橫截面原理圖見圖11。

圖12顯示了偏壓VG=+1.0 V,VG=-1.0 V,及VG=0 V偏置時，純由TID導致的閾值電壓偏移。值得注意的是，這些結果是修正了負偏壓不穩(wěn)定性(NBTI)的影響得到的，這種偏應力效應最近幾年在部分文獻中被考慮并修正，輻照過程中，正柵偏置時的這種效應比負柵偏置時更大[17]。

2 TCAD模擬

2.1 用于機理分析

由于計算機技術的發(fā)展，近些年輻照效應的計算機仿真越來越受到重視[2]，借助與計算機輔助設計(TCAD) 技術的比較,可以解釋某些實驗結果。TCAD仿真在這一用途中被用于計算器件內(nèi)的電場或俘獲電荷密度[4,10,17-19]。

例如,通過帶有暈環(huán)和STI的3-D結構來模擬28 nm pMOSFETs,圖13[7]顯示了它所模擬的3-D結構,以及L=200 nm的pMOSFET的z=0處的剖面圖(上)和x=2 nm處的水平剖面圖(下)。其中上圖顯示了長、短溝道pMOSFET中的摻雜濃度,下圖顯示了增量空間電荷密度，計算方式為輻照前后的空間電荷密度差。

圖11 鎵溝道晶體管基本的橫截面原理圖[16-17]Fig.11 The basic schematic cross section of the Ga channel FETs[16-17]

圖12 偏應力修正的輻照中ΔVth作為輻照劑量和退火時間的函數(shù)[17]Fig.12 ΔVth as a function of irradiation dose and annealing time for bias-stress-adjusted irradiation[17]

這一方法可以解釋更低的工藝節(jié)點如何緩解TID效應的對溝道長度的依賴(RISCE)。在28 nm制程的短溝道電晶體中，以紅色為標識的暈輪幾乎相互重疊，它們減少了由于沿溝道的STI中的固定電荷而引起的載流子濃度的降低，減輕了輻射誘導的短通道效應(RISCE)。

在TCAD模擬中,輻照后的器件通常通過在其STI中加入均勻體積密度的正電荷來模擬,或者沿著STI的側壁添加一些正電荷。

2.2 用于模型驗證

TCAD仿真還用于驗證某些MOSFET 輻射損傷的數(shù)學模型[20]。比如從基本物理和基本模型的觀點出發(fā)，在緊湊模型中使用基于電荷的顯式表達式對雙柵(DG) MOSFET進行建模，并通過與TCAD數(shù)值模擬的廣泛對比來確認其方法的可靠性。

圖14給出了閾下區(qū)域閾值電壓漂移作為有效柵電勢的函數(shù)的完整解析解和顯式解，該電勢在線性運算中對應相同的移動電荷密度。界面電荷誘導的閾值電壓漂移分析模型如下:

(a)具有STI和暈輪的3-D結構；(b) z=0處的剖面圖(上)和x=2 nm處的水平剖面圖(下)。圖13 28 nm pMOSFET的三維TCAD模擬 [7]Fig.13 A 3-D TCAD simulations of the 28 nm pMOSFETs

圖14 界面電荷誘導的閾值電壓漂移關于VGS-ΔΦms的函數(shù)[20]Fig.14 Shift in the VGS due to the interface charged traps with respect to VGS-ΔΦms

(2)

(3)

(4)

式中，Et_i為陷阱能量與本質(zhì)費米能階的差值，k為玻爾茲曼常數(shù)，T為絕對溫度，VGS表示柵極電壓，ΔΦms表示柵極與本征硅功函數(shù)的差，Vch表示沿溝道的準費米電位變化，UT表示熱電壓。

3 小結

我們比較了不同幾何形狀和不同縮放技術的MOSFET中TID對閾值電壓漂移(ΔVth)的影響，認為采用先進工藝節(jié)點的體CMOS技術制作的芯片可能是核電廠應急機器人的最佳選擇。注意到了柵寬和柵長對器件耐輻射能力的影響在體CMOS器件和NW MOSFET器件之間、高的和低的工藝節(jié)點之間的不同，并從RINCE和RISCE兩方面解釋了這種區(qū)別的原因。發(fā)現(xiàn)近年來前沿的一些研究在考慮輻射效應時，修正了負偏壓不穩(wěn)定性的影響，但是并非所有的研究者都考慮了這一效應。介紹了具有新布局幾何形狀的MOSFET中TID對ΔVth的影響，以及鍺溝道和氮化鎵溝道MOSFET等新器件中TID對ΔVth的影響。此外，還介紹了TCAD仿真技術用于器件輻射效應機理研究和建模驗證的情況。這些研究可為開發(fā)核與輻射應急響應與準備的機器人提供基礎。