虞 年 徐玉朋 霍 嘉 陳 勇 崔葦葦 李 煒 張子良 韓大煒王于仨 陳 燦 祝宇軒,3 趙曉帆

1（中國(guó)科學(xué)院高能物理研究所粒子天體物理中心 北京 100049）

2（中國(guó)科學(xué)院大學(xué)物理科學(xué)學(xué)院 北京 100049）

3（吉林大學(xué)物理學(xué)院 長(zhǎng)春 130012）

增強(qiáng)型X射線時(shí)變與偏振探測(cè)（enhanced X-ray Timing and Polarimetry，eXTP）空間天文臺(tái)的能譜測(cè)量X射線聚焦望遠(yuǎn)鏡陣列（Spectroscopy Focusing Array，SFA）采 用 硅 漂 移 探 測(cè)器（Silicon Drift Detector，SDD）作為焦平面探測(cè)器，它主要用于宇宙中致密星體的能譜和時(shí)變測(cè)量［1］。SDD是一種通過(guò)內(nèi)光電效應(yīng)探測(cè)X射線的半導(dǎo)體器件，它的輸出電容很小且獨(dú)立于探測(cè)器面積，因此噪聲小、能量分辨率高，常用作高計(jì)數(shù)率、高能量分辨的能譜測(cè)量［2］。由于SDD是靜電敏感器件，造價(jià)又昂貴，在前期電子學(xué)調(diào)試中直接使用SDD損壞風(fēng)險(xiǎn)很高，另外也需要對(duì)讀出電子學(xué)死時(shí)間和信號(hào)堆積導(dǎo)致的計(jì)數(shù)損失進(jìn)行校正，直接使用放射源不僅會(huì)增加測(cè)試人員的輻照風(fēng)險(xiǎn)，而且不便于對(duì)計(jì)數(shù)率在大范圍內(nèi)進(jìn)行精確控制。通常會(huì)選用信號(hào)發(fā)生器來(lái)代替探測(cè)器做能譜系統(tǒng)的測(cè)試，但是實(shí)驗(yàn)室常用的函數(shù)發(fā)生器（如Keysight Technologies的33210A）只能產(chǎn)生周期性的或者有限狀態(tài)的可編程脈沖［3］。核儀器專(zhuān)業(yè)廠家BNC（Berkley Nucleonics Corporation）生產(chǎn)的DB-2隨機(jī)脈沖發(fā)生器可產(chǎn)生隨機(jī)脈沖，但只能單通道輸出且脈沖最小時(shí)間間隔大于 1.4 μs［4］，這對(duì)于多通道、高計(jì)數(shù)率的能譜系統(tǒng)都不是很適合。最近的一個(gè)設(shè)計(jì)能夠產(chǎn)生在幅度和時(shí)間上都是隨機(jī)分布的脈沖，但是用偽隨機(jī)數(shù)作為種子產(chǎn)生的其他分布［5］。

本文開(kāi)展針對(duì)SDD輸出脈沖的研究，對(duì)隨機(jī)脈沖的產(chǎn)生機(jī)理進(jìn)行了理論分析和驗(yàn)證，并對(duì)信號(hào)模擬器的其他關(guān)鍵參數(shù)做了詳細(xì)測(cè)試。

1 需求分析

eXTP的核心科學(xué)目標(biāo)要求SFA能有效采集和處理亮度達(dá)到15倍蟹狀星云（Crab Nebula）的光子數(shù)據(jù)，對(duì)應(yīng)于電子學(xué)必須每秒處理約105個(gè)事例，且要求系統(tǒng)死時(shí)間小于5%@1Crab，信號(hào)堆積概率小于1%@1Crab。SDD能譜系統(tǒng)的死時(shí)間主要是由后端讀出電路的成形時(shí)間和數(shù)模轉(zhuǎn)換時(shí)間決定的，所以需要利用SDD信號(hào)模擬器測(cè)試后端讀出電子學(xué)在高計(jì)數(shù)率下的特性。

SDD信號(hào)模擬器的設(shè)計(jì)需要滿足三個(gè)方面的需求：第一，模擬器輸出信號(hào)的時(shí)間間隔需要滿足指數(shù)分布。放射源中每個(gè)放射性核子的衰變概率相同且相互獨(dú)立，因此在固定時(shí)間間隔內(nèi)發(fā)生衰變的放射性核子數(shù)目服從泊松分布?？梢宰C明泊松分布中先后相鄰事件的時(shí)間間隔服從指數(shù)分布［6］。第二，模擬器的輸出波形要與SDD前級(jí)放大電路的輸出波形一致。SDD輸出的電流脈沖經(jīng)由電荷靈敏放大器轉(zhuǎn)換為電壓信號(hào)輸出，增益約為5 mV?keV-1，所以對(duì)應(yīng)0.5～10 keV能段的光子，電荷靈敏放大器輸出2.5～50 mV的電壓，同時(shí)為了研究讀出電子學(xué)系統(tǒng)的積分非線性，信號(hào)模擬器輸出脈沖電壓在滿足上述電壓范圍的同時(shí)能夠連續(xù)可調(diào)。傳統(tǒng)的前級(jí)電路采用自復(fù)位電荷靈敏放大器結(jié)構(gòu)，它輸出的是指數(shù)衰減波形，但在高計(jì)數(shù)率應(yīng)用場(chǎng)合為了克服自復(fù)位電荷靈敏放大器能量分辨隨著計(jì)數(shù)率增大而下降的缺點(diǎn)而采用脈沖復(fù)位的電荷靈敏放大器結(jié)構(gòu)［7］，復(fù)位周期依賴(lài)于入射光子的計(jì)數(shù)率和探測(cè)器的制冷溫度，一般為幾毫秒到幾百毫秒。脈沖復(fù)位前放輸出波形是一個(gè)一個(gè)疊加的階躍信號(hào)，上升時(shí)間取決于入射光子與探測(cè)器的作用位置，一般為10～100 ns［8］。圖 1展示了兩種放大器的輸出波形。第三，SDD信號(hào)模擬器的輸出計(jì)數(shù)率必須精確可知、可大范圍調(diào)節(jié)（1～100 ks-1）且不隨時(shí)間發(fā)生漂移。

2 總體設(shè)計(jì)框架

圖1 不同電荷靈敏放大器的輸出波形示意圖Fig.1 Output waveforms of different type charge sensitive amplifiers

現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array，F(xiàn)PGA）是一種可重構(gòu)的硬件系統(tǒng)，具有豐富的邏輯資源、布線資源和引腳資源，可完成非常復(fù)雜的數(shù)字邏輯設(shè)計(jì)。本文采用Xilinx Spartant-6系列的FPGA完成SDD信號(hào)模擬器數(shù)字部分的設(shè)計(jì)，采用8 bit高速數(shù)模轉(zhuǎn)換器（Digital to Analog Converter，DAC）和運(yùn)算放大器完成模擬部分的設(shè)計(jì)。其原理如圖2所示，在FPGA內(nèi)部由振蕩環(huán)模塊和后處理模塊產(chǎn)生均勻分布的真隨機(jī)數(shù)，然后通過(guò)伯努利試驗(yàn)?zāi)K產(chǎn)生時(shí)間間隔服從指數(shù)分布的｛0，1｝比特流序列，該序列經(jīng)過(guò)計(jì)數(shù)器產(chǎn)生DAC的數(shù)字輸入量，從而產(chǎn)生設(shè)計(jì)所需的波形。

圖2 SDD信號(hào)模擬器原理框圖Fig.2 Schematic diagram of the SDD signal emulator

2.1 均勻分布真隨機(jī)數(shù)產(chǎn)生

獨(dú)立時(shí)鐘信號(hào)間總會(huì)存在隨機(jī)性抖動(dòng)和漂移現(xiàn)象，可以利用抖動(dòng)信號(hào)和相位漂移作為真隨機(jī)數(shù)發(fā)生器的噪聲源。在FPGA中采用奇數(shù)個(gè)反相器組成一個(gè)閉合環(huán)路就可以得到一個(gè)高頻的振蕩環(huán)，振蕩環(huán)輸出之間存在著時(shí)鐘抖動(dòng)以及相位漂移，如果將長(zhǎng)度相同的多組振蕩環(huán)輸出相異或就可以產(chǎn)生一個(gè)噪聲源，輸出隨機(jī)脈沖序列。對(duì)這些隨機(jī)脈沖進(jìn)行采樣后需要進(jìn)一步處理，以消除溫度、電壓等外界環(huán)境因素導(dǎo)致的偏置，即出現(xiàn)連續(xù)的0或1。采用一種具有較強(qiáng)糾錯(cuò)能力且易于實(shí)現(xiàn)的循環(huán)編碼方式進(jìn)行消偏處理，在FPGA中可以通過(guò)對(duì)線性反饋移位寄存器（Linear Feedback Shift Register，LFSR）的輸出進(jìn)行篩選來(lái)實(shí)現(xiàn)［9］。后處理模塊每個(gè)時(shí)鐘周期只能產(chǎn)生1個(gè)隨機(jī)比特，本設(shè)計(jì)需要產(chǎn)生多比特均勻分布的隨機(jī)數(shù)，可以采用多組噪聲源并行采樣的方案，利用Spartan-6系列FPGA豐富的邏輯資源很容易就可以實(shí)現(xiàn)這個(gè)目標(biāo)。為了進(jìn)一步降低功耗，需要優(yōu)化振蕩環(huán)的組數(shù)，文獻(xiàn)［10］采用59組振蕩環(huán)，本設(shè)計(jì)的振蕩環(huán)組數(shù)降低到20組。

能夠產(chǎn)生均勻分布的隨機(jī)數(shù)是本設(shè)計(jì)的關(guān)鍵，必須進(jìn)行嚴(yán)格的檢驗(yàn)。將產(chǎn)生的隨機(jī)數(shù)序列通過(guò)USB上傳到計(jì)算機(jī)中并采用美國(guó)國(guó)家標(biāo)準(zhǔn)與技術(shù)研究院（National Institute of Standards and Technology，NIST）提供的隨機(jī)數(shù)測(cè)試程序［11］對(duì)其進(jìn)行統(tǒng)計(jì)性分析。NIST隨機(jī)數(shù)測(cè)試原理是根據(jù)完全隨機(jī)假設(shè)得出一個(gè)標(biāo)準(zhǔn)分布模型，用實(shí)際統(tǒng)計(jì)數(shù)據(jù)與標(biāo)準(zhǔn)分布模型做比較，來(lái)檢驗(yàn)其隨機(jī)性。本文對(duì)NIST的每種測(cè)試結(jié)果均進(jìn)行了分析比較。將采集得到1 000 Mbits數(shù)據(jù)進(jìn)行NIST隨機(jī)性檢驗(yàn)，數(shù)據(jù)被均分成1 000個(gè)樣本，表1給出了NIST隨機(jī)數(shù)測(cè)試程序的測(cè)試結(jié)果，根據(jù)NIST隨機(jī)數(shù)程序應(yīng)用手冊(cè)［12］的描述，對(duì)于1 000個(gè)樣本的隨機(jī)序列檢測(cè)，P-value大于0.0001，Proportion 大 于 980/1000（Random Excursions和 RandomExcursionsVariant的Proportion大于573/587）即通過(guò)隨機(jī)性測(cè)試。本次測(cè)試的數(shù)據(jù)全部通過(guò)NIST各項(xiàng)隨機(jī)性測(cè)試，表明隨機(jī)數(shù)生成模塊產(chǎn)生的數(shù)據(jù)性能良好。

表1 NIST隨機(jī)數(shù)測(cè)試程序測(cè)試結(jié)果Table 1 Test results of the NIST random numbers suit

2.2 指數(shù)分布隨機(jī)數(shù)產(chǎn)生

產(chǎn)生時(shí)間間隔服從指數(shù)分布的方法有很多種，其中反函數(shù)方法（直接抽樣法）是比較常用的一種。文獻(xiàn)［13］采用了反函數(shù)方法產(chǎn)生所需的隨機(jī)數(shù)，但是這種方案在純硬件電路上實(shí)現(xiàn)起來(lái)非常消耗內(nèi)存資源。本文采用伯努利試驗(yàn)來(lái)產(chǎn)生時(shí)間間隔服從指數(shù)分布的隨機(jī)脈沖，該方案在FPGA內(nèi)部實(shí)現(xiàn)起來(lái)十分簡(jiǎn)單。其基本原理是利用均勻分布的隨機(jī)數(shù)與預(yù)先設(shè)定集合中的元素進(jìn)行比對(duì)，如果隨機(jī)數(shù)屬于該集合則試驗(yàn)結(jié)果為真（輸出高電平1），反之試驗(yàn)結(jié)果為假（輸出低電平0）。假設(shè)隨機(jī)數(shù)有M比特，預(yù)設(shè)集合中的元素個(gè)數(shù)為l，則試驗(yàn)為真的概率p=l/2M。若連續(xù)兩次試驗(yàn)的時(shí)間間隔為t，那么平均脈沖計(jì)數(shù)率n=l/（2M?t），本設(shè)計(jì)中取M=16，l是可編程控制的，取值范圍為1～29，t=9.6 ns，則輸出脈沖平均計(jì)數(shù)率為1.6～813.8 ks-1。

2.3 波形產(chǎn)生

當(dāng)X射線與SDD靈敏區(qū)發(fā)生相互作用之后在讀出級(jí)產(chǎn)生脈沖電流，脈沖電流在電荷靈敏前放的積分電容作用下產(chǎn)生階躍電壓輸出。SDD信號(hào)模擬器輸出波形需要滿足上述波形，即輸出一個(gè)一個(gè)時(shí)間間隔服從指數(shù)分布的小階躍信號(hào)，這些小階躍信號(hào)疊加到一定幅值時(shí)就發(fā)生復(fù)位。本文實(shí)現(xiàn)該波形的方法是每當(dāng)伯努利試驗(yàn)輸出為真時(shí)，F(xiàn)PGA內(nèi)部8位計(jì)數(shù)器就增加一次，然后把計(jì)數(shù)器的結(jié)果當(dāng)作DAC的數(shù)字輸入量更新DAC的輸出，當(dāng)計(jì)數(shù)器的值達(dá)到設(shè)定值時(shí)就產(chǎn)生清零，以此反復(fù)進(jìn)行。從DAC中輸出的模擬信號(hào)需要進(jìn)行信號(hào)調(diào)理以滿足后續(xù)電子學(xué)的輸入要求。測(cè)試得到的波形如圖3所示。

圖3 SDD信號(hào)模擬器輸出波形Fig.3 Output waveform of the SDD signal emulator

3 性能測(cè)試與結(jié)果分析

3.1 時(shí)間間隔譜測(cè)試

將SDD信號(hào)模擬器輸出脈沖的平均計(jì)數(shù)率設(shè)置為572.2 ks-1，為了保證在高計(jì)數(shù)率下數(shù)據(jù)傳輸不丟包，采用256 MB的DDR3作為數(shù)據(jù)采集FPGA的高速緩存，然后將緩存數(shù)據(jù)通過(guò)USB2.0接口芯片傳送到上位機(jī)。一次測(cè)試記錄了約380萬(wàn)個(gè)脈沖的到達(dá)時(shí)刻，作出時(shí)間間隔分布圖（圖4），每道的寬度設(shè)定為 96 ns，采用f(Δt)=Ae--nΔt負(fù)指數(shù)函數(shù)進(jìn)行擬合，其中：Δt是時(shí)間間隔變量，擬合范圍是0～14 400 ns。然后對(duì)擬合結(jié)果進(jìn)行了卡方檢驗(yàn)，由擬合優(yōu)度χ2/ndf=155.19/147可知實(shí)驗(yàn)得到的時(shí)間間隔服從指數(shù)分布。

圖4 時(shí)間間隔分布和指數(shù)擬合結(jié)果Fig.4 Time interval distribution and exponential fitting result

3.2 計(jì)數(shù)率測(cè)試

為了得到SDD信號(hào)模擬器設(shè)定計(jì)數(shù)率和實(shí)際輸出計(jì)數(shù)率的關(guān)系以及給出其誤差模型做了以下測(cè)試：首先分別給SDD信號(hào)模擬器設(shè)置了三個(gè)典型計(jì)數(shù)率 11.1 ks-1、104.9 ks-1和 521.3 ks-1，然后對(duì)每種情況下的輸出計(jì)數(shù)率進(jìn)行多次測(cè)量：11.1 ks-1情況下測(cè)試了14 000組，每組測(cè)試的脈沖總數(shù)為1 000個(gè)，104.9 ks-1和521.3 ks-1情況下各自測(cè)試了16 000組，每組測(cè)試的脈沖總數(shù)為1 000個(gè)。對(duì)每種情況下測(cè)得的計(jì)數(shù)率進(jìn)行分布統(tǒng)計(jì)，再由高斯擬合得到計(jì)數(shù)率均值和標(biāo)準(zhǔn)差。實(shí)驗(yàn)結(jié)果如圖5所示，對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行以下討論：對(duì)于真實(shí)核脈沖事件，其平均計(jì)數(shù)率的相對(duì)誤差（Relative Standard Deviation，RSD）為［14］：

式中：N是在一次測(cè)試中的脈沖總數(shù)。對(duì)于本次實(shí)驗(yàn)，每組測(cè)試的脈沖總數(shù)均為1 000，那么可以得到計(jì)數(shù)率相對(duì)誤差的理論值vtheoretical=1/ 1 000×100%≈3.16%，三種情況下測(cè)試所得的相對(duì)誤差與理論值一致，說(shuō)明SDD信號(hào)模擬器輸出計(jì)數(shù)率誤差和實(shí)際核脈沖計(jì)數(shù)率統(tǒng)計(jì)誤差模型一致。三種情況下擬合所得的平均計(jì)數(shù)率和設(shè)定值也是一致的。所以可認(rèn)為SDD信號(hào)模擬器設(shè)定計(jì)數(shù)率就是實(shí)際輸出計(jì)數(shù)率，且相對(duì)誤差滿足式（1）。

圖5 三種預(yù)設(shè)計(jì)數(shù)率下測(cè)得的輸出計(jì)數(shù)率分布和高斯擬合結(jié)果Fig.5 The measured output counting rate distributions and Gaussian fitting results under three preset counting rates

3.3 穩(wěn)定性測(cè)試

首先將SDD信號(hào)模擬器輸出脈沖平均計(jì)數(shù)率設(shè)置為572.2 ks-1，然后測(cè)試24 h內(nèi)平均計(jì)數(shù)率隨時(shí)間的變化，每次測(cè)試時(shí)記錄的脈沖總數(shù)為100萬(wàn)個(gè)。測(cè)試結(jié)果如圖6所示，中間的虛線表示設(shè)定的平均計(jì)數(shù)率，上下兩條虛線代表±3σ的誤差線，誤差σ根據(jù)式（1）求得。測(cè)試所得的8個(gè)數(shù)據(jù)點(diǎn)分布在設(shè)定的平均計(jì)數(shù)率周?chē)?，且均在?σ范圍之內(nèi)，表明SDD信號(hào)模擬器的輸出計(jì)數(shù)率非常穩(wěn)定，可以滿足實(shí)驗(yàn)需求。

圖6 計(jì)數(shù)率隨時(shí)間的變化情況Fig.6 The change of counting rate with time

4 結(jié)語(yǔ)

本文以eXTP-SFA項(xiàng)目為背景，設(shè)計(jì)一款用來(lái)測(cè)試SDD讀出電子學(xué)性能的SDD信號(hào)模擬器。該信號(hào)模擬器采用FPGA作為核心器件，輸出計(jì)數(shù)率范圍為1.6～813.8 ks-1，輸出脈沖電壓范圍為2.5～50 mV，脈沖最小時(shí)間間隔為9.6 ns。該模擬器利用多組振蕩環(huán)相異或輸出均勻分布的真隨機(jī)數(shù)，再經(jīng)過(guò)后處理電路進(jìn)行消偏處理，將隨機(jī)數(shù)進(jìn)行NIST隨機(jī)性測(cè)試并通過(guò)了測(cè)試。對(duì)模擬器輸出脈沖的時(shí)間間隔進(jìn)行了測(cè)試，測(cè)試結(jié)果表明時(shí)間間隔完全服從指數(shù)分布；對(duì)模擬器的輸出計(jì)數(shù)率及其時(shí)間穩(wěn)定性進(jìn)行了測(cè)試，測(cè)試結(jié)果表明該模擬器的輸出計(jì)數(shù)率與預(yù)設(shè)計(jì)數(shù)率完全一致，并得到了計(jì)數(shù)率的相對(duì)誤差模型，并且該模擬器能夠長(zhǎng)時(shí)間穩(wěn)定運(yùn)行。目前SDD信號(hào)模擬器已經(jīng)用于SFA讀出電子學(xué)的調(diào)試當(dāng)中。