蔣姝潔，林福江

(中國科學技術大學 微電子學院，安徽 合肥 230026)

0 引言

隨著萬物互連時代的到來，收發(fā)系統需要處理的數據流量信息的數量和速度迅速增長，100千兆以太網系統(100 GbE)正在逐漸取代10千兆以太網系統以滿足數據流量增長的需要。一個典型的100千兆以太網系統需要4個25 Gb/s的鏈路[1]，本文設計了一款26～28 Gb/s的CDR以滿足100 GbE的數據中心需求。

高速串行通信芯片間集成了上百條線，高能效[2]低抖動的時鐘數據恢復電路是串行接口速率提升的主要瓶頸。CDR設計的難點主要在以下兩個方面：一是設計采用先進的40 nm CMOS工藝，該工藝的電源電壓只有1 V，電路實現可用的電壓擺幅比較小；與此同時，工藝角變化對器件有較大影響，設計需要覆蓋寬的調諧范圍。二是時鐘產生電路需要驅動較大的鑒相器負載以在高數據速率下實現對時鐘和數據的正確恢復。其緩沖電路的功耗是CDR功耗的重要來源之一。

1 CDR系統級分析與設計

1.1 電路整體設計

本文基于短距離高速數據通信應用背景，采用了基于相位跟蹤反饋結構的基于鎖相環(huán)的全速率Bang-bang CDR結構，電路基本結構如圖1所示。該CDR環(huán)路主要由改進鎖存器結構的全速率Bang-bang鑒相器(BBPD)電路、異或門電壓電流轉換電路(XOR_VI)、低通濾波(LPF)電路以及由電感電容壓控振蕩器(LC-VCO)電路和時鐘緩沖電路構成的時鐘產生電路4個模塊組成。

圖1 全速率時鐘數據恢復電路

BBPD將時鐘產生電路產生的時鐘信號和輸入數據的信號相位進行比較，輸出相位誤差信號通過V-I電路產生電流信號對LPF充放電，與LC-VCO的調諧控制端相連，改變LC-VCO的頻率，實現相位鎖定，同時用提取出的時鐘信號對輸入數據重定時，保障時鐘信號可以在輸入數據眼圖的中點實現最佳采樣。

1.2 環(huán)路系統級分析

CDR環(huán)路帶寬可以表示為ω-3 dB≈2ζωn，其中：

(1)

(2)

(3)

抖動代表了時鐘和數據偏離過零點的情況，是衡量CDR性能的一個重要參數。當輸入數據不包含抖動的時候，CDR電路本身會產生抖動，抖動部分來自于LC-VCO的相位噪聲及其控制電壓上的紋波。這一紋波與壓控振蕩器的增益KVCO有關。當輸入數據包含抖動，抖動容限則體現了CDR環(huán)路在不增加誤碼率的前提下能夠容忍的最大輸入抖動。根據文獻[3]中Bang-bang CDR抖動模型的分析，最大抖動容限可以表示為：

(4)

其中，a=-0.5KVCOIP/CP，b=-KVCORPIP，ωP=1/TP，TP表示采樣數據周期。

可以看到在CDR環(huán)路中有一個比較大的設計權衡：環(huán)路本身的抖動性能會隨環(huán)路帶寬的減小獲得改善，但這意味著環(huán)路對輸入數據中包含的抖動的處理能力也會相對變弱，尤其在面對高頻輸入抖動的時候。綜合以上考量，經過仿真驗證，本設計的環(huán)路帶寬選擇為11.3 MHz，IP=1 mA，RP=100 Ω，KVCO=708 MHz/V。

2 CDR環(huán)路模塊設計

2.1 Bang-bang鑒相器設計

相比于非線性鑒相器電路，傳統線性鑒相器電路量化噪聲較小，恢復出的數據的抖動性能較好。然而隨著CDR速度的提升，傳統線性鑒相器會進入亞穩(wěn)態(tài)，受帶寬的限制，形成鑒相盲區(qū)等問題。在高數據速率通信應用背景下，本文采用輸出不隨輸入數據和恢復出的時鐘的相位差的大小變化，并且可以產生大且穩(wěn)定輸出的Bang-bang鑒相器。圖2所示的亞歷山大(Alexander)鑒相器結構是廣泛采用的一種Bang-bang鑒相器結構。

該結構由4個D觸發(fā)器(DFF)構成，其中每個DFF由兩個反相偏置的偽差分電流模邏輯(CML)鎖存器(latch)級聯構成，由于在40 nm工藝下電源電壓比較低為0.9 ～ 1 V，偽差分CML電路相比CML電路可以改善輸出擺幅和電源低壓之間的折中。其電路結構如圖3所示。在觸發(fā)器的輸出路徑上引入源極跟隨器調整觸發(fā)器輸出的共模點。

圖2 Alexander鑒相器

為了進一步優(yōu)化時鐘負載路徑和鑒相器功耗以及采樣輸出的邏輯電平，通過對Bang-bang鑒相器工作狀態(tài)的分析，本設計采用優(yōu)化的由7個鎖存器構成的BBPD結構，如圖4所示。

圖5分別表示了7-latch BBPD當時鐘信號超前和滯后數據信號時相位比較的結果。相比亞歷山大鑒相器，在不影響輸出電平的情況下，優(yōu)化了一個鎖存器負載。

1.豬流行性腹瀉（PED）。主要發(fā)生于冬末春秋的寒冷季節(jié)，以11月份至次年3月間多發(fā)，各年齡的豬均易感染，1～5日齡內仔豬感染率最高，癥狀嚴重，病死率也最高。病豬體溫正?；蛏晕⑸?，精神沉郁，食欲降低，日齡較大的豬癥狀較輕，日齡較小的豬癥狀較重。仔豬病初常嘔吐，排灰色或黃色粥樣或水樣稀便，惡臭。剖檢病死豬可見小腸腸管脹滿，充滿黃色內容物，腸壁變薄，腸系膜呈樹枝狀充血，腸系膜淋巴結水腫。

圖3 偽差分CML DFF

圖4 7-latch BBPD

圖5 改進Bang-bang鑒相器工作示意圖

傳統的基于偽差分CML的鎖存器結構如圖6 (a)所示。在采樣和鎖存階段共用電阻負載，采樣階段差分對需要對輸入數據放大直到達到鎖存階段可以實現正確鎖存功能的最小電壓，采樣階段的時間常數可以表示為τP=RLCL。鎖存階段需要將這一最小電壓放大至CML電路的滿擺幅電壓ISSRL，鎖存階段的時間常數可以表示為τR=RLCL/(gmRL-1)。在負載電阻的選擇上，負載電阻過大，τP增加，輸入電壓放大和放電的速度都會減慢，不利于高速數據采樣；負載電阻過小則會降低直流放大增益和電源效率。本設計采用改進的鎖存器結構如圖6 (b) 所示。

圖6 本設計采用的鎖存器結構

該結構在差分輸出之間引入一個PMOS開關M7[4]，可以適度降低有效負載電阻，不至于在預充電的過程中電阻過小，M7的引入在不影響τR的情況下，減小了τP。這使得改進結構可以快速建立正確輸出，防止在高數據速率下磁滯效應對數據恢復的影響。

改進結構的缺點是從PMOS開關控制端到輸出的時鐘饋通，與此同時，也會引入額外的時鐘負載，因此改進CML結構只應用在圖4所示的與輸入數據直接相連的鎖存器鏈的第一級。最終采用改進鎖存器結構的BBPD電路在相同的輸入信號條件下采樣相同的數據速率，功耗減少了9%。

2.2 異或門和電壓電流轉換電路設計

異或門將鑒相器采樣得到的高速信號進行比較，實現輸入數據和時鐘相位比較的功能。設計采用如圖7 (a) 所示的CML異或門結構，該結構對稱性好，在高數據速率下引入較小的靜態(tài)相位失調。通過式(5)可知，異或門的結果通過輸出電流IL產生。

(5)

出于電壓擺幅的考慮，設計采用圖7(b)所示的偽差分電壓電流轉換電路，二極管連接的MP1管作為負載與V-I電路構成電流鏡，彌補了偽差分V-I電路電流不能精確控制的缺點，通過電流傳輸的方式提高了異或門和電壓電流轉換電路整體的工作速度[5]。

圖7 異或門和電壓電流轉換電路

2.3 協同調諧時鐘產生模塊設計

在輸入數據無抖動的情況下，CDR主要的抖動產生來自于時鐘產生電路。因此環(huán)路對VCO的相位噪聲有較高要求，結合高數據速率的要求，本文采用相位噪聲性能相對較優(yōu)的LC-VCO。電路結構如圖8所示。

圖8 LC-VCO結構

設計采用NMOS互補交叉耦合、PMOS頂部電流偏置的LC-VCO結構，為覆蓋工藝角和溫度(PVT)變化需求，設計采用4 bit開關電容陣列粗調和變容管細調相結合的調諧方式在不惡化相位噪聲的條件下覆蓋較寬的調諧范圍。其中，變容管分立偏置的方式可以改善調諧曲線的線性度，增加有效調諧范圍，減小AM-PM噪聲轉換，提升相位噪聲性能，從而改善CDR環(huán)路的抖動性能。本文設計的LC-VCO的相位噪聲性能如圖9所示，在1 MHz頻偏下的相位噪聲為-104.08 dBc/Hz。

圖9 VCO相位噪聲

時鐘緩沖電路需要提供足夠的驅動以保證Bang-bang鑒相器正確實現時鐘和數據的恢復。經過后仿真，本設計至少需要驅動50 fF的電容，若采用傳統電阻負載CML緩沖電路，該緩沖電路的帶寬至少要達到26 GHz，為滿足高速工作的需求，該負載電阻取值較小，在輸出擺幅一定的情況下，需要較大的電流以實現緩沖電路對大的非線性鑒相器負載的驅動能力；通過緩沖器鏈將總的傳輸延時均分到每一級CML電路以獲得最小的延時，達到拓展帶寬的目的[6]。此過程功耗較大。

圖10 電感峰化帶寬拓展功能

在高速大負載要求下，為進一步降低功耗，本文創(chuàng)造性地采用壓控振蕩器和壓控振蕩器緩沖電路協同調諧的電路結構，在差分時鐘緩沖電路中引入和壓控振蕩器相同的電容調諧陣列進行協同調諧。該緩沖電路結構及其幅頻特性曲線如圖11所示。通過協同調諧，緩沖電路在25～30 GHz的頻率范圍內提供了相對穩(wěn)定的增益，保證緩沖電路對下級電路的驅動。在低電源電壓的CML設計中，緩沖電路在較大的負載下很難同時兼顧輸出擺幅、環(huán)路帶寬以及數據速率的影響。根據設計指標要求，緩沖電路僅需要在特定頻段實現所需增益而不必在整個帶寬內均保持較大的增益特性。電感負載的CML電路可以滿足上述需求，但是會面對單獨電感負載隨負載電容變化比較敏感的問題。協同調諧結構的電容陣列緩解了上述問題，使得緩沖電路有一定的頻率變化范圍，可以較好地跟蹤VCO輸出的時鐘信號的變化，改善電感負載CML電路隨電容變化敏感的同時弱化了大的電阻電容負載對帶寬和緩沖電路增益的限制，充分利用了電感峰化特性在不額外增加較大功耗的情況下為下級鑒相器電路提供足夠的驅動。

圖11 時鐘緩沖電路結構及其幅頻特性

經過仿真，該緩沖電路消耗電流小于3.5 mA，功耗減小56%以上。

3 仿真結果

本設計基于TSMC 40 nm CMOS工藝，面積大約為0.4 mm×0.43 mm。采用Cadence Spectre對電路進行后仿真。CDR電路輸入包含抖動的231-1 28 Gb/s的PRBS數據信號，通過圖12可以看出，CDR可以從抖動較差的輸入數據中恢復出眼圖清晰的數據信號，可以有效抑制92.2%以上的抖動。疊加10 000個周期恢復出的時鐘信號和數據信號的眼圖如圖13所示，恢復出的時鐘信號的峰峰抖動為1.66 ps，恢復出的數據信號的峰峰抖動為1.81 ps。

圖12 CDR從近乎閉合的輸入數據眼圖中恢復出眼圖清晰的數據信號

圖13 CDR后仿真結果

在注入4 MHz正弦抖動的情況下，抖動容限小于0.75 UIpp。在1 V電源電壓下，CDR電路的功耗小于38.5 mW，能效可以達到1.375 mW/Gb/s。CDR電路設計指標與近年來的參考文獻對比如表1所示。

表1 CDR性能對比

4 結論

本文基于TSMC 40 nm CMOS工藝，設計了一個覆蓋26～28 Gb/s的高能效低抖動時鐘數據恢復電路，通過仿真結果可以看出，本設計采用的改進結構鎖存器的BBPD和協同調諧的時鐘產生電路，在相對較低的功耗下恢復出了低抖動的時鐘和數據信號。