存器
- 低面積與低延遲開銷的三節(jié)點翻轉容忍鎖存器設計
3節(jié)點翻轉容忍鎖存器即變得越來越重要。為了緩解現(xiàn)有鎖存器加固主要存在的問題，本文基于RHBD方法，提出一種基于雙聯(lián)互鎖存儲單元 (Dual-Interlocked-storage-CEll, DICE)和C單元的TNU容忍鎖存器，同時實現(xiàn)低面積與低延遲開銷。本文所提鎖存器主要包括兩個用于存儲邏輯值的SNU自恢復DICE單元和3個用于雙級錯誤攔截(Dual-Level Error-Interception, DLEI)的C單元，為鎖存器提供完備的TNU/DN
電子與信息學報 2023年9期2023-10-17
- 一種低功耗高可靠性輻射加固鎖存器設計
。一個粒子撞擊鎖存器可能會被多個敏感節(jié)點收集，從而引起多節(jié)點翻轉(Multiple-Node Upset, MNU)，隨著存儲單元之間距離的減小，多節(jié)點翻轉發(fā)生的概率也隨之增加[2]。為了緩解此類軟錯誤的影響，國內外研究人員提出了多種加固方案，如版圖隔離、空間冗余和抗輻射加固技術等[3]。其中，抗輻射加固技術在節(jié)省開銷的同時能有效降低軟錯誤造成的影響。常見的加固鎖存器有DONUT[4]，DNCS[5]，TNU-latch[3]，TNUHL[6-7]，LCT
湖北理工學院學報 2023年1期2023-02-02
- 基于版圖設計的DICE觸發(fā)器單粒子翻轉加固技術
理都是通過增加鎖存器中敏感節(jié)點的物理距離，提升SEU防護效果。同時在先進工藝下，特殊工藝與版圖設計相結合的DICE觸發(fā)器也是納米級觸發(fā)器加固的有效手段，如在22 nm工藝下，基于超薄體區(qū)超薄埋氧(ultra-thin body and buried oxide,UTBB)的全耗盡型絕緣層上硅(fully depleted silicon on insulator,FDSOI)工藝實現(xiàn)的DICE觸發(fā)器就表現(xiàn)出優(yōu)秀的SEU防護效果[8]。如何在減小功耗、面積、
西北工業(yè)大學學報 2022年6期2023-01-11
- 一種低成本的四節(jié)點翻轉自恢復鎖存器設計
對SNU的加固鎖存器[4-6]對于要求高可靠性的安全關鍵航空航天應用已不再足夠。為了解決加固鎖存器可靠性不高的問題，本文基于32nm CMOS工藝提出了一種低成本的QNUs自恢復鎖存器(Low-Cost Quadruple-Node-Upset Self-Recoverable Latch，LCQNUSRL)。該鎖存器由24個C單元構成，形成6×4的陣列結構，構建了四級過濾的容錯機制。當鎖存器內部任意四個節(jié)點發(fā)生翻轉，經過C單元的阻塞后，該鎖存器可自行恢復
信陽農林學院學報 2022年3期2022-09-28
- 基于三模冗余和三級錯誤攔截的四節(jié)點翻轉容忍鎖存器設計
四節(jié)點翻轉容忍鎖存器設計（TTEQNUTL）。該鎖存器由3 個單節(jié)點翻轉自恢復模塊（分別為SNUSR1、SNUSR2、SNUSR3）、1 個三級錯誤攔截模塊和7 個傳輸門組成。每個SNUSR 模塊均包含兩個普通C 單元和兩個鐘控C 單元，四個C 單元可形成一個環(huán)形結構。由于每個SNUSR 模塊都具有SNU 自恢復能力，錯誤攔截模塊可用三級方式對錯誤進行攔截。因此，本研究提出的鎖存器可實現(xiàn)QNUs 容忍。1 鎖存器的電路結構和工作原理本研究提出的鎖存器結構如
河南科技 2022年16期2022-09-05
- 高頻、低相噪、雙模分頻器設計
器電路包括4個鎖存器和3個邏輯門。其中fin為輸入時鐘信號，foutn為輸出信號，Modin和Pi為分頻比控制信號，Modout為模式輸出信號。當Modin=0時，下方的兩個鎖存器Q端口輸出始終為0，/Q信號輸出始終為1，此時該分頻器的分頻比為2，分頻器的電路架構可以簡化為以下兩種形式。（1）當Modin=1時，如果Pi=0，則左下角鎖存器Q端口輸出始終為0，/Q信號輸出始終為1，此時該分頻器的分頻比仍為2，分頻器的電路架構也可簡化圖2。圖2 簡化后的電路
通信電源技術 2022年4期2022-07-08
- 時鐘及面積優(yōu)化的可配置片上網絡路由器
因此，路由器中緩存器的研究，引起了業(yè)界的極大重視。片上網絡路由器的緩沖器，一般采用先進先出(FIFO)緩存器來實現(xiàn)。根據(jù)文獻[9]，采用無緩存器的片上網絡路由器，可以使得片上網絡總面積消耗節(jié)約60%以上，功耗節(jié)約39%以上。根據(jù)文獻[10]，緩存器面積占比達到75%，功耗占比達到22%。然而，無緩存的路由器增加了訪問延時，降低了片上網絡吞吐率[9]，這是所不希望的。因此，有必要尋求新的先進先出緩存器實現(xiàn)技術。首先，介紹同步先進先出緩存器和異步先進先出緩存器
西安電子科技大學學報 2022年2期2022-05-28
- 數(shù)字調幅中波發(fā)射機低頻系統(tǒng)功率控制故障分析
CT273數(shù)據(jù)鎖存器N17和N18的11腳，控制74HCT273的數(shù)據(jù)存儲及數(shù)據(jù)輸出①。數(shù)據(jù)選通信號有3種情況：一是開機時由控制板A38上的單穩(wěn)態(tài)觸發(fā)器D50A產生的1.6 s K1啟動負脈沖，在N15B-4腳為高電平時這個信號通過與門N15B送到N17、N18的時鐘信號輸入端觸發(fā)鎖存器；二是開機期間進行高、中、低功率等級轉換時由控制板功率等級轉換電路N49A送來一個10 ms負脈沖，這個負脈沖觸發(fā)N17、N18，使N17、N18輸出的功率控制數(shù)據(jù)在不同功
西部廣播電視 2022年2期2022-03-23
- 基于R-HBT模型的三值CMOS憶阻混合型D觸發(fā)器
S憶阻混合型D鎖存器和D觸發(fā)器。1 三值CMOS-R-HBT憶阻混合型邏輯運算單元文獻[15]設計了R-HBT負阻型憶阻器等效模型，該模型為閾值電壓和阻值均可調的閾值型憶阻等效電路。若憶阻器的初始狀態(tài)為低阻，當外加電壓高于閾值電壓時，憶阻器則轉換為高阻狀態(tài)，反之亦然。在數(shù)字電路中，信號大多是正向的矩形脈沖信號，因此可以采用單向的R-HBT負阻型憶阻器等效模型，其電路結構、符號以及在正向正弦信號激勵下的伏安特性曲線分別如圖1所示。由圖1可知，R-HBT負阻型
杭州電子科技大學學報(自然科學版) 2021年6期2021-12-03
- 一種新型低冗余抗多節(jié)點翻轉的加固D 鎖存器設計?
存儲電路如D 鎖存器中某個單一節(jié)點被轟擊，即發(fā)生單節(jié)點翻轉(Single Node Upset，SNU)時，該節(jié)點的電壓值將會發(fā)生改變，由于其電路中含有交叉耦合形成的反饋回路，因此其他節(jié)點也將發(fā)生翻轉[2－3]。然而，在目前使用的先進納米工藝中，晶體管之間的距離、節(jié)點寄生電容以及電源電壓均越來越小，在電荷共享效應的影響下，多個節(jié)點同時發(fā)生翻轉就成為了可能，即為多節(jié)點翻轉(Multiple-Node Upset，MNU)[4]。因此，為了確保D 鎖存器鎖存的
電子器件 2021年5期2021-11-13
- 基于局部優(yōu)先編碼及超前求和方法的并行AD轉換器
器輸出信號經過鎖存器后，在時鐘沿信號的作用下鎖存器輸出該數(shù)字信號，并為編碼電路提供穩(wěn)定的輸入信號。編碼電路對鎖存器輸出的信號進行優(yōu)先編碼，輸出最終的數(shù)字結果。對于通用的并行AD轉換電路，外接的模擬電壓要輸入到內部每一個比較器的一個輸入端，隨著AD轉換位數(shù)的提高，內部比較器的數(shù)量會急劇增加，這會對輸入的模擬電壓造成大幅度的衰減，導致實際輸入到比較器輸入端的模擬電壓下降，系統(tǒng)工作不正常。為降低這種衰減，要在內部電路增加多級緩沖電路，將外接模擬信號分成一定數(shù)量的
科技風 2021年17期2021-07-01
- 一種基于延遲單元的溫度傳感器
差分延遲單元與鎖存器；差分延遲單元的輸出分別連接鎖存器的兩個輸入端，鎖存器的輸出連接加法器。本發(fā)明基于多級延遲單元的感溫模塊，以及基于差分延遲單元的量化模塊，利用延遲單元在不同溫度下的傳輸延遲不同，以及差分延遲單元傳輸延遲差不同，通過差分延遲單元對延遲差的多級量化，感應當前溫度；在保證低功耗的前提下，提高溫度傳感器的感應速度。
傳感器世界 2021年5期2021-03-27
- 一種CMOS圖像傳感器像素級ADC電路
，包括比較器、鎖存器、斜坡發(fā)生器、編碼信號電路、偏置電路和時鐘電路。比較器對像素單元轉化后的模擬信號和斜坡發(fā)生信號進行比較，鎖存器鎖存比較器比較后對應的BITX編碼信號，斜坡發(fā)生器為比較器提供相應斜坡信號，編碼信號電路為整體電路提供數(shù)字編碼，偏置電路為整體電路提供偏置電壓，時鐘電路為整體電路提供時鐘序列。本發(fā)明可以很容易地實現(xiàn)量化可變步長、消除圖像滯后，而且電路結構相對簡單，噪聲低，功耗小，具有良好的抗輻照特性，可以很好地應用于航空航天領域。
傳感器世界 2021年8期2021-03-27
- 基于0.18 μm CMOS工藝的高精度低功耗比較器電路設計
，彌補了正反饋鎖存器存在過大的輸入失調電壓和回踢噪聲的缺陷，提高比較器的速度和精度；輸出緩沖級增強了對后面接入電路的負載驅動能力，并對輸出信號的波形進行整形。1.1 前置預放大器電路的設計前置預放大級采用的是全差分結構的單級放大器，以兩個交叉耦合的PMOS晶體管和二極管負載形成正負電阻負載的結構，再結合電路中的共源共柵結構，提供合適的增益和帶寬，滿足速度要求的同時達到了精度的設計指標。該放大器采用了基本的差分放大電路結構，如圖1所示。M5和M6的共柵級結構
無線互聯(lián)科技 2020年21期2020-12-24
- 一種低功耗的容軟錯誤鎖存器設計
個高能粒子轟擊鎖存器或者觸發(fā)器中的內部節(jié)點時，粒子轟擊產生的沉積電荷大小超過了臨界電荷時，就會導致存儲值發(fā)生翻轉，這種現(xiàn)象稱為單粒子翻轉(single event upset,SEU)[1]。半導體行業(yè)協(xié)會路線圖(The Semi-conductor Industry Association Roadmap)表明SEU效應已經成為未來電子系統(tǒng)的可靠運行主要威脅因素之一[2]。目前，國內外眾多學者對軟錯誤的研究，提出了一些有效的措施。對于存儲單元，通常選擇成
銅陵學院學報 2020年4期2020-10-10
- 新型高性能容忍多節(jié)點翻轉鎖存器結構的設計
[1-11]，鎖存器加固就是一項重要措施[2-11].如果一個半導體器件的內部節(jié)點被一個高能粒子轟擊，最終會使電荷沉積，從而導致被擊中的節(jié)點出現(xiàn)電路故障.如果節(jié)點電荷超過鎖存器中存儲正確邏輯值的最小電荷量，鎖存器內就會發(fā)生一個稱為單節(jié)點翻轉(single node upset,SNU)的邏輯值翻轉[2].早期的容忍單節(jié)點翻轉鎖存器利用雙?；ユi、防護門、冗余等在反饋中引入延遲[3-11].隨著CMOS技術的不斷發(fā)展，電路的微型化給電路防護帶來了不利影響.研究
湖州師范學院學報 2020年2期2020-04-23
- 45 nmCMOS工藝三模冗余加固鎖存器的性能評估
是3個同構的D鎖存器,從級是多數(shù)表決器(Voter)。本文中所有TMR鎖存器主級結構相同,從級表決器的結構有差異。利用Hspice仿真工具對相關TMR鎖存器的延遲、功耗和面積開銷進行測量,并且進行對比分析,綜合評估性能。1 三模冗余鎖存器容錯技術1.1 三模冗余鎖存器結構TMR容錯技術基于多數(shù)表決思想,即認為“多數(shù)者的意見是正確的”,具體的結構如圖1所示。圖1 基本三模冗余鎖存器圖1中,M1、M2、M3是3個相同的模塊,同時執(zhí)行相同的操作,以多數(shù)相同的輸出
合肥工業(yè)大學學報（自然科學版） 2020年3期2020-04-08
- 抗單粒子功能中斷的加固技術研究
、主DICE 鎖存器、從DICE 鎖存器、延時濾波電路、相位轉換電路。圖2 是DICE 鎖存器主要結構。可見，DICE 鎖存器內部有M1、M2、M3、M4 電荷存儲節(jié)點,其中 M1、M4 存儲的電平相同, M2、M3 存儲的電平相同, 當干擾粒子進入芯片，使4 個節(jié)點中的某一個節(jié)點發(fā)生翻轉, 結構中的雙互鎖存結構DICE 可以將其余3 個節(jié)點的電平值恢復。只有M1、M4 存儲節(jié)點同時受到高能粒子的影響時,或者M2、M3 存儲節(jié)點同時受到高能粒子的影響時，才
微處理機 2020年1期2020-03-04
- 基于單片機的簡易電子時鐘硬件設計
括八路D型透明鎖存器，每個鎖存器具有獨立的D型輸入，以及適用于面向總線的應用的三態(tài)輸出。所有鎖存器共用一個鎖存使能(LE)端和一個輸出使能(OE)端。D是輸入，Q是輸出。LE端的作用是通過高低電平控制八位輸入與內部數(shù)據(jù)保持器的輸入端的連通和開關。當LE端為高電平時，數(shù)據(jù)從D輸入到鎖存器，鎖存器的輸出Q隨著對應輸入D的變化而變化。當LE端為低電平時，鎖存器D輸入上的信息不會被輸出。當OE為低電平時，芯片內部數(shù)據(jù)保持輸出器與芯片的八位輸出端之間聯(lián)通，8個鎖存器
湖北農機化 2020年1期2020-01-08
- 0.13 μm部分耗盡SOI工藝反相器鏈SET脈寬傳播
量多采用加異步鎖存器的方法[7-8]，國內采用此方法的多為仿真結果[9-10]，流片實現(xiàn)并同時利用重離子和脈沖激光試驗測試的較少。本文設計了一種反相器鏈(DFF)上鎖存器測量脈寬電路，并利用國內0.13 μm部分耗盡絕緣體上硅(PD-SOI)工藝流片實現(xiàn)。利用重離子和脈沖激光2種試驗手段，研究了反相器鏈的SET脈寬傳播，并通過比對2種試驗手段的脈寬結果，建立了脈沖激光正面入射器件到達有源區(qū)的有效能量與重離子線性能量傳輸(LET值)的等價關系，且給出了誤差分
北京航空航天大學學報 2019年11期2019-12-02
- 一種基于ADF4360-9和FPGA的合成時鐘源設計
口控制全部片上寄存器。該時鐘芯片內部包括24位的R寄存器、N寄存器、控制寄存器、鑒頻鑒相器、壓控振蕩器和電荷泵，其內部功能框圖如圖1所示。圖1 ADF4360-9內部功能框圖1.2 工作原理將ADF4360-9的參考輸入引腳接入源晶振，以提供外部輸入時鐘[3]，并在CP引腳和VTUNE引腳之間設計一個環(huán)路濾波器。外部輸入時鐘被14位R計數(shù)器分頻，以獲取進入相位頻率檢測器的參考時鐘FPFD，由18位N分頻器得到的反饋頻率也進入相位頻率檢測，頻鑒相器對比2個信
桂林電子科技大學學報 2019年3期2019-09-10
- 基于RTD的新型D鎖存器設計
RTD構成的D鎖存器結構較復雜,目前并不多見[9]. 本文將基于MOBILE的工作方式和輸出控制方式，結合RTD自身的負內阻特性，設計一種結構簡單的D鎖存器.1 MOBILE的2種工作方式RTD的電流電壓特性曲線如圖1所示，Ip和-IP分別為正向和負向波峰電流，IV和-IV分別為正向和負向波谷電流，Vp和-Vp為正向和負向波峰電壓，VV和-VV為正向和負向波谷電壓[10]. 當RTD正向偏置電壓從0開始增大到Vp時，電流逐漸從0增至Ip，該區(qū)域稱為RTD的
浙江大學學報（理學版） 2018年6期2018-11-26
- 基于容忍單粒子效應的集成電路加固方法研究
忍單粒子效應的鎖存器結構無法同時容忍SEU、SET，以及未考慮電荷共享導致的DNU問題，提出了本文方案，即一種高可靠性的同時容忍SEU、SET和DNU的鎖存器加固結構SRDT-SET?；诳臻g和時間冗余原理，該鎖存器結構采用了多個輸入分離的施密特觸發(fā)器來構建高可靠性數(shù)據(jù)存儲反饋環(huán)，達到有效容忍SEU和DNU的目的，同時通過內嵌的多個施密特觸發(fā)器，有效增強了SET脈沖的過濾能力。圖1軟錯誤模型1單粒子效應的建模方法1.1器件級模型器件級模型通過器件模擬來體現(xiàn)
四川輕化工大學學報(自然科學版) 2018年4期2018-08-01
- 用于16位125 MS/s ADC的無采樣保持運放前端電路
PMOS 遲滯鎖存器(M7-M10)和輸出S-R鎖存器 (M14-M21)。輸入預放大電路采用NMOS管輸入PMOS管有源負載的基本結構，在對輸入信號進行放大的同時對遲滯鎖存器的“回踢”噪聲進行隔離。NMOS開關管M3和M4用于在比較器不工作時關斷預放大電路，一方面可以減小功耗，另外還可以進一步減小“回踢”噪聲。遲滯鎖存器同時采用了NMOS與PMOS 遲滯鎖存器結構用于提高鎖存速度，另外在兩個差分信號節(jié)點之間還采用了一個復位開關M13，以消除復位開關M11
中國電子科學研究院學報 2018年3期2018-07-24
- 內存推移理論及其實驗
第一個內存推移寄存器組及所完成的內存推移操作.由于雙空間存儲器和內存推移理論可以與各種處理器配合,將其應用于電子計算機后,會徹底消除大量數(shù)據(jù)和程序在內存與外存之間的復制過程,有效提高電子計算機的效率,并且能夠自然地實現(xiàn)對隨機寫入數(shù)據(jù)的非易失性保存,非常有利于實施目前廣受關注的內存計算技術.因此,在本工作給出的實驗研究中以常用的嵌入式系統(tǒng)[21]S3C2440為處理器,通過將一個bank的2 MB內存空間在1 GB隨機訪問字空間上任意推移,證實了雙空間存儲器
上海大學學報（自然科學版） 2018年2期2018-05-16
- LED光立方的設計與實現(xiàn)
74HC373鎖存器來控制亮或滅，根據(jù)編寫好的指令，單片機將命令通過控制電路發(fā)送到74HC373鎖存器，從而驅動LED光立方顯示。LED光立方系統(tǒng)框圖如圖1所示。圖1 LED光立方系統(tǒng)框圖主控模塊也就是最小系統(tǒng)模塊，主要由AT89S52芯片、時鐘電路、復位電路組成。復位電路通過向單片機發(fā)送復位信號初始化或重置系統(tǒng)。當AT89S52內的RST引腳上的復位信號連續(xù)保持兩個機器周期以上，AT89S52單片機即中斷系統(tǒng)并復位。時鐘電路向單片機發(fā)送時鐘信號，控制單片
電子世界 2018年7期2018-04-26
- 邏輯運算的算術實現(xiàn)
.2 求解SR鎖存器的輸出特性1)或非門SR鎖存器的輸出特性：或非門SR鎖存器原理圖示于圖1。圖1 或非門SR鎖存器根據(jù)新定義，對每個或非門列方程，有：(3)對式(3)求解，可以得到以下關系：(4)根據(jù)結果將S、R的值代入式(4)進行算術運算可以得到： ①S=1,R=0時，Q=1 ,Q′=0;②S=0 ,R=1時，Q=0 ,Q′=1;③S=1 ,R=1時,Q=0 ,Q′=0;④S=0 ,R=0時，有(5)這時，如果是由①和②的情況跳變到④的話，那么Q和Q′
電氣電子教學學報 2017年6期2018-01-19
- 高速比較器的設計機理研究
預放大器和數(shù)字鎖存器之間的級間負載電容對比較器前置放大器速度影響較大，實際電路設計中要設法降低級間電容的大小。1 電路結構圖1 預放大數(shù)字鎖存比較器結構大多數(shù)情況下，預放大比較器由前置放大器和再生式正反饋鎖存器組成[6-7]，如圖1所示。通常，典型的正反饋數(shù)字鎖存器有10～20 mV的遲滯或失調電壓，因此，在數(shù)字鎖存器前面需要放置一個前置放大器，將輸入的模擬信號放大，以便數(shù)字鎖存器進行正確的判決。2 預放大鎖存比較器的速度提升方法2.1 前置放大器比較器的
陜西理工大學學報(自然科學版) 2017年6期2018-01-17
- 基于鎖存器路徑的靜態(tài)時序分析在第三方驗證中的應用
1109)基于鎖存器路徑的靜態(tài)時序分析在第三方驗證中的應用劉國斌，左麗麗，陳云，祝周榮，劉偉(上海航天電子技術研究所，上海201109)隨著可編程邏輯門陣列(FPGA)設計規(guī)模的擴大，靜態(tài)時序分析可有效減輕時序仿真的負擔，縮短項目周期;常見的靜態(tài)時序分析(STA)多是基于觸發(fā)器(FF_Based STA),對觸發(fā)器的STA算法研究已經比較成熟;但FPGA綜合后網表可能會產生鎖存器，而鎖存器的STA與觸發(fā)器的STA在算法上存在差異;為保證在FPGA產品第三方
計算機測量與控制 2017年9期2017-12-14
- DAC1230和單片機Atmega128接口技術研究
要讓數(shù)據(jù)進入到鎖存器，當WR1為1的時候，需要將數(shù)據(jù)鎖定在鎖存器中，與此同時，ByTE1/ByTE2負責數(shù)據(jù)信號的順序控制，當兩者的比值為1時，可以把數(shù)據(jù)輸入到8位的鎖存器中，此時相應的4位輸入鎖存器中的數(shù)值也會出現(xiàn)轉變[1]。如果二者的比值為0，說明ByTE1為0，就只能把數(shù)據(jù)輸入到4位的輸入器當中，而WR2控制線可以寫信號，另外XFER可以被看作是控制轉換信號，如果XFER的數(shù)值為0的話，就只能將數(shù)據(jù)輸入到12位的DAC寄存器當中，并且D/ A 接口會
電子測試 2017年20期2017-12-06
- 園藝拖拉機非接觸式手、腳一體化防水電子油門的研究
應的位置信號經鎖存器傳送給微處理器，微處理器將鎖存器傳來的數(shù)據(jù)進行編碼，形成串行數(shù)據(jù)傳送給信號解碼轉換輸出電路，當解碼轉換模塊U4選片有效時，串行數(shù)據(jù)由解碼轉換模塊U4解碼轉換成主信號OUT1；當解碼轉換模塊U5選片有效時，串行數(shù)據(jù)由解碼轉換模塊U5解碼轉換成從信號OUT2。當腳油門踩踏到一定位置，閉合手油門開關K1，此時油門踏板位置信號數(shù)據(jù)被鎖存，從而保持微處理器編碼、解碼轉換模塊解碼數(shù)據(jù)不變，因此轉換的主信號和從信號電壓不變，兼?zhèn)淞耸钟烷T功能。（圖3）
湖北農機化 2017年5期2017-11-24
- MLX9229和MLX92232磁性鎖存器和開關傳感器
一系列新型磁性鎖存器和開關傳感器，首批產品是MLX92292和MLX92232。這是世界上首次實現(xiàn)在同一個封裝內集成兩個硅裸片，標志著磁感應技術的重大進步?？捎糜谧兯傧洹恿D向、制動和鎖/鎖存器在等汽車應用，通過將兩個IC集成到單個封裝中，Melexis可以提供對滿足汽車市場可靠性要求至關重要的冗余工作。這也意味著在精度方面取得重大進展——因為敏感點比容納在單獨封裝中的分立器件要更緊密。MLX92232是使用最先進的混合信號CMOS技術設計的第二代可編程
傳感器世界 2017年6期2017-11-21
- 高穩(wěn)定度可編程電壓基準的設計
管基準和雙緩沖鎖存器。AD669的數(shù)字量輸入是并行16位，雙緩沖鎖存器結構可以消除數(shù)據(jù)畸變，在多路DAC系統(tǒng)中，可以同時輸出多個模擬量。芯片的控制信號與TTL/LSTTL/CMOS兼容。AD669的電壓最大輸出范圍是-10V～+10V，模擬量輸出建立時間短，具有良好的輸出電壓長期穩(wěn)定性，非常適合用于高精度高穩(wěn)定度數(shù)控電壓基準的設計。1 AD669的特點及引腳功能AD669具有如下特點：1、16位分辨率；2、片內集成輸出緩沖放大器；3、片內集成高穩(wěn)定度掩埋齊
化工管理 2017年23期2017-09-11
- 內存空間在雙空間存儲器上的推移技術實驗
6個8位的推移鎖存器.目標系統(tǒng)中設置了2個不可閉窗和14個可推移的窗框,在不可閉的255號窗壁中設置了8086CPU的首指令和初始化程序,在不可閉的254號窗壁設置了8086CPU的中斷向量表和雙空間存儲器的推移向量表.實驗完成了8086CPU的上電過程、自動執(zhí)行初始化程序、正確執(zhí)行中斷命令、正確執(zhí)行數(shù)據(jù)讀寫命令等操作,并將CPU對其1 MB內存空間的隨機讀寫訪問自動落實為對16 MB雙空間存儲器指定位置的實時隨機訪問;實驗還完成了隨時修改推移鎖存器的操作
上海大學學報（自然科學版） 2017年2期2017-05-24
- 一種應用于10位SAR ADC的高精度比較器電路設計
隔離效果減小了鎖存器的回踢噪聲和失調電壓。動態(tài)鎖存電路采用兩級正反饋，有效提高比較器的響應速度。輸出緩沖級電路增強輸出級的驅動能力，調整輸出波形。該比較器電路采用SMIC 65 nm CMOS工藝技術實現(xiàn)，使用Cadence公司Spectre系列軟件對進行仿真，設置工作電壓2.5 V，采樣頻率2 MHz，仿真結果表明，比較器的分辨率是0.542 5 mV，精度達到11位，失調電壓為1.405 μV，靜態(tài)功耗為63 μW，已成功應用于10位SAR ADC。S
網絡安全與數(shù)據(jù)管理 2017年4期2017-03-10
- 基于汽車防撞雷達的偽隨機碼設計
，對代碼段中的寄存器長度、反饋結構、初始化信息等模塊作相應修改，可得到不同長度和反饋邏輯的線性反饋移位寄存器，進而得到不同長度和結構的偽隨機碼。仿真分析及實驗驗證了該設計的可行性及有效性。偽隨機碼； 防撞雷達； 汽車； 仿真隨著現(xiàn)代人生活水平的提高，對行車安全問題也越來越重視，如何讓汽車變得更安全就成了人們追求的目標。因此，市場的需求推動了汽車防撞雷達技術的發(fā)展。防撞雷達是汽車安全行駛及泊車的關鍵裝置，該裝置可實現(xiàn)個人駕駛車輛前方、相對速度以及相對方位角等
上海電機學院學報 2016年5期2016-12-15
- 容忍單粒子多節(jié)點翻轉的三?；ユi加固鎖存器
的三模互鎖加固鎖存器黃正峰1，倪 濤1，歐陽一鳴2，梁華國1(1. 合肥工業(yè)大學電子科學與應用物理學院 合肥 230009；2. 合肥工業(yè)大學計算機與信息學院 合肥 230009)為了能夠容忍單粒子多節(jié)點翻轉，提出了一種新穎的三?；ユi加固鎖存器。該鎖存器使用具有過濾功能的代碼字狀態(tài)保存單元(CWSP)構成三?；ユi結構，并在鎖存器末端使用CWSP單元實現(xiàn)對單粒子多節(jié)點翻轉的容錯。HSPICE仿真結果表明，相比于三模冗余(TMR)鎖存器，該鎖存器功耗延遲積(P
電子科技大學學報 2016年5期2016-10-14
- 多功能數(shù)字鐘的設計
S52單片機、鎖存器等組成，采用中斷的方式定時，利用6段數(shù)碼管能穩(wěn)定的顯示時、分、秒，并且當計時出現(xiàn)偏差時，能糾正誤差，還能發(fā)出設定好的音樂及提示音?！娟P鍵字】 AT89S52單片機 中斷 數(shù)碼管一、引言數(shù)字鐘是采用數(shù)字電路實現(xiàn)對時、分、秒數(shù)字顯示的計時裝置，廣泛用于車站，值班門崗，碼頭等等公共場所，成為人們日常生活中的必需品。諸如按時自動打鈴、自動報警、定時程序自動控制、自動起閉路燈、定時廣播、通斷動力設備、定時開關烘箱、甚至各種定時電氣的自動啟用等，所
中國新通信 2016年6期2016-05-06
- 供電中斷造成DAM-10發(fā)射機狀態(tài)失憶的原因分析
相應的存儲器或鎖存器中的，不會因為供電中斷而丟失。但當相關電路發(fā)生異?；蚬收蠒r，發(fā)射機的狀態(tài)或數(shù)據(jù)將被改寫或清零，往往造成開機而無功率輸出、外電閃不能自動開機等問題。下面我就兩種常見的故障現(xiàn)象進行分析。第一種故障現(xiàn)象是人工開機（無論低、中、高功率擋），合高壓，無功率輸出，需要人工重新升功率。本來DAM發(fā)射機的功率等級數(shù)據(jù)是鎖存在上/下計數(shù)器中的，值班員按下的功率等級開關按鈕選中相應的上/下計數(shù)器，該計數(shù)器保存的功率等級數(shù)據(jù)將被送出，像人工按下升功率按鈕一樣
電子世界 2016年2期2016-03-22
- 一個5-bit 4 GS/s的插值型模數(shù)轉換器設計
大器陣列、高速鎖存器和編碼電路幾個部分。圖 1 ADC系統(tǒng)框架圖預放大器網絡由兩級預放大器陣列組成，逐級放大輸入電壓與參考電壓的差值，第一級由15個預放大器組成，插值系數(shù)為4；第二級由57個預放大器組成，插值系數(shù)為1，即采用均值技術。插值技術和均值技術能有效抑制預放大器的失調電壓[1]。為使每個預放大器在工作時有相同的狀態(tài)，需在每級預放大器陣列邊緣加一些冗余預放大器（dummy pre-amps），因此本文在第一級兩端邊緣各加了3個，在第二級兩端邊緣各加了
電子與封裝 2015年6期2015-12-05
- 某飛控數(shù)據(jù)檢測設備通信接口設計
051通過地址鎖存器實現(xiàn)了可靠的連接，進而實現(xiàn)了兩者之間的數(shù)據(jù)和控制指令的通信。飛控通信檢測裝置本文以C8051F000微處理器和TC74VHC537FW為控制處理核心，其他還包括一些供電等外圍電路，實現(xiàn)了對機上飛控核心部件SRAM的讀寫控制，原理框圖如圖1所示。圖1 記錄盤配置系統(tǒng)原理框圖這里的微處理器和控制處理芯片是基于一個支持實時通信和嵌入式跟蹤的32位ARM7TDMI-S CPU，并帶有128KB嵌入式的高速Flash存儲器。較小的封裝和很低的功耗
中國科技信息 2015年2期2015-11-16
- 利用基本RS鎖存器設計仲裁邏輯電路方法
法。例如，用D鎖存器進行設計，用優(yōu)先權編碼器進行設計，還有用單片機或計數(shù)器進行設計，但均存在一定缺陷[2-6]。用多個D鎖存器設計的仲裁邏輯電路，當發(fā)生多個競爭者同時請求情況時，通過仿真實驗發(fā)現(xiàn)存在仲裁失效現(xiàn)象;用優(yōu)先權編碼器或單片機進行設計，雖可以進行仲裁，但需要按照優(yōu)先權高低排序等人為因素干預，造成仲裁可能出現(xiàn)不平等性。筆者在研究基本RS鎖存器違背約束的現(xiàn)象時，發(fā)現(xiàn)該電路具備自由競爭確定輸出狀態(tài)的特點，這為設計仲裁邏輯電路提供了又一解決方案。1 基本R
電氣電子教學學報 2015年3期2015-07-05
- 鎖存器和觸發(fā)器振蕩問題分析
統(tǒng)的核心組成，鎖存器和觸發(fā)器則是時序邏輯電路的基本構件，而S-R鎖存器是鎖存器和觸發(fā)器的構成基礎。鎖存器和觸發(fā)器振蕩問題是指它們無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當它們進入振蕩狀態(tài)時，既無法預測其輸出電平，也無法預測何時輸出才能穩(wěn)定。此時，這種無用的輸出電平可以沿信號通道傳播下去，從而擴大故障面，使問題難以處理[1]。若要解決數(shù)字系統(tǒng)的振蕩問題，則需探究S-R鎖存器產生振蕩問題的本質原因。借助電路輸入輸出的時序關系，本文分析S-R鎖存器出現(xiàn)振蕩的
電氣電子教學學報 2015年2期2015-07-04
- 基于AT89C52的光立方設計
字節(jié)RAM數(shù)據(jù)儲存器和8K Flash程序儲存器，8位的I/O口有4組，對運行速度的要求，配置12MHZ晶振即可滿足。由于這種設計對MCU要求不高，使用普通的單機片就可以完成設計，而且設計與制作也方便，成本不高。該設計只用了24只腳，還剩下8個端口方便以后的擴展。2.2 光立方工作原理512個藍色散光LED組成了光立方，分8層，每層64個（8×8）LED，LED之間相互都間隔了一定距離，通透性比較好，其三維顯示效果是通過LED矩陣自身的空間立體性來實現(xiàn)的。
科技資訊 2014年35期2015-03-23
- 基于4位7段柔性數(shù)碼管的數(shù)字編解碼方案設計
單片機為核心、鎖存器和達林頓管陣列芯片為輔助器件的硬件電路系統(tǒng)以及對應的數(shù)字編碼、解碼方案,用C語言實現(xiàn)了該編解碼方案的算法,并完成了軟硬件調試任務。實驗結果表明,柔性數(shù)碼管可顯示4位相同數(shù)字和4位不同數(shù)字,顯示的內容完整清晰,這套編解碼方案簡易可行。PDLC型柔性數(shù)碼管;數(shù)字編碼方案;數(shù)字解碼方案;51單片機;達林頓管陣列近年來,與玻璃板具有相同阻擋性能的柔性基板材料成為顯示器制造商青睞的材料,與其他顯示器相比,柔性顯示器具有許多潛在的優(yōu)勢:薄而輕、可彎
桂林電子科技大學學報 2015年4期2015-01-04
- 基于FPGA的速度和位置測量板卡的設計與實現(xiàn)
計數(shù)器及其數(shù)據(jù)鎖存器Cm，以及高頻脈沖計數(shù)器及其兩級數(shù)據(jù)鎖存器Cf和Ct構成；其中速度鎖存器Cm和高頻脈沖鎖存器Ct由采樣脈沖觸發(fā)，輔助高頻脈沖鎖存器Cf由反饋脈沖觸發(fā)。通過差分處理得到當前周期Tn內的轉速增量Cm和高頻脈沖增量Ct，并設高頻脈沖的頻率為fc，脈沖當量為K，那么計算可得轉速為：位置測量硬件電路同樣采用高頻脈沖的兩級鎖存設計，除此之外還包括位置計數(shù)器及其數(shù)據(jù)鎖存器Cmm，以及輔助位置鎖存器Ctt。由圖2可知，dTn-1和dTn這兩個時間差所對
電子設計工程 2014年13期2014-09-23
- Grain型級聯(lián)反饋移存器的非奇異性判定
in型級聯(lián)反饋移存器的非奇異性判定王秋艷，金晨輝(解放軍信息工程大學三院，鄭州 450004)Grain算法是歐洲序列密碼工程eSTREAM最終入選的面向硬件實現(xiàn)的3個序列密碼算法之一，它由2個反饋移存器和前饋函數(shù)組成，能有效抵御基于線性反饋移存器的序列密碼攻擊。針對以Grain算法為特例的Grain型級聯(lián)反饋移存器的非奇異性判定問題，給出Grain型級聯(lián)反饋移存器在初始化過程和密鑰流生成過程中，狀態(tài)刷新變換均構成雙射的充分條件，并通過反例說明對于有限域上
計算機工程 2014年3期2014-06-02
- 八路搶答器的設計與實現(xiàn)
主要元器件就是鎖存器。當該鎖存器的使能端為有效電平（如低電平）時，將當前輸出鎖定，并阻止新的輸入信號通過鎖存器。（3）鎖存控制電路：根據(jù)要求使鎖存電路處于鎖存或解鎖狀態(tài)。一輪搶答完成后，應將鎖存電路的封鎖解除，使鎖存器重新處于等待接收狀態(tài)，以便進行下一輪搶答。（4）編碼電路：將鎖存電路輸出端產生的電平信號，編碼為相應的三位二進制數(shù)碼。（5）譯碼顯示電路：將編碼電路輸出的二進制數(shù)碼，經顯示譯碼器，轉換為數(shù)碼管所需的邏輯電平，驅動LED數(shù)碼管顯示相應的十進制數(shù)
電子測試 2014年24期2014-02-22
- 低功耗0.18 μm 10 Gbit/s CMOS 1∶4分接器設計
這種結構由5個鎖存器構成,其中下面2個鎖存器構成主-從D觸發(fā)器,該觸發(fā)器在時鐘下降沿采樣，然后在時鐘上升沿輸出.上面3個鎖存器構成主-從-從D 觸發(fā)器,該觸發(fā)器在時鐘上升沿采樣，然后在時鐘下降沿輸出.當時鐘頻率等于輸入數(shù)據(jù)速率的一半時,可將輸入數(shù)據(jù)的相鄰比特分接到上下2路觸發(fā)器中,并且在時鐘的上升沿同步輸出.這種結構所需時鐘的速率是輸入數(shù)據(jù)比特率的一半,降低了時鐘通道的設計難度,同時也降低了功耗.圖2 半速率1∶2分接器結構2 電路設計2.1 鎖存器電路選
東南大學學報（自然科學版） 2013年2期2013-12-21
- 彈藥侵徹目標硬層的抗干擾設計*
、下降沿檢測、鎖存器、計數(shù)器組成。作用是濾除第一類干擾并且計出侵徹彈藥已經侵徹的層數(shù)。第二部分是定時器部分，由鎖存器、定時器組成，作用是消除第二類干擾信號，即雙峰干擾信號。因為整個系統(tǒng)多采用的邏輯器件、計數(shù)器、定時器等，受外界干擾影響較小。調試好后進行相應的封裝。以保證硬件實現(xiàn)的可靠性。圖4 假設輸入信號假設輸入信號如圖4所示，圖中有兩個層信號，第一層為常規(guī)的層信號，第二層為雙峰干擾的層信號，當這個信號輸入系統(tǒng)時，各模塊的時序圖如圖5所示。圖5 系統(tǒng)各點時
彈箭與制導學報 2013年5期2013-12-10
- 高嶺換流站潮流反轉保護動作的分析研究
刻的電壓值送到鎖存器做電壓方向判斷；(3)功率水平，實時判斷功率水平是否大于參考值(本工程設定為最小功率值)。如果以上3個條件均滿足，則經過延時啟動保護出口邏輯。潮流反轉保護的具體邏輯框圖如圖1所示，其中：Ud1為高壓側直流電壓；Ud2為低壓側直流電壓；Id1為高壓側直流電流；Id2為低壓側直流電流。潮流反轉保護中開放時間窗口的電壓條件為：直流電壓Ud1和Ud2分別取絕對值，然后經過平滑濾波后取最小值，小于0.2 pu則開放2 s的時間窗口，并同時觸發(fā)鎖存
網絡安全與數(shù)據(jù)管理 2013年6期2013-05-14
- 英飛凌推出采用超小型SOT23封裝的高精度、高能效TLE496x霍爾傳感器
單/雙極開關或鎖存器可用于電動車窗、天窗、后備箱鎖、雨刷器、安全帶、凸輪軸、變速桿和多種工業(yè)BLDC電機等。TLE496x霍爾傳感器的使用使這些設備更為緊湊和更為經濟，它們無需使用任何外部電阻。根據(jù)具體應用，還可以不使用預電阻或TVS保護二極管，這進一步節(jié)省了設備成本和PCB空間。尺寸僅為2.9×1.3×1.0 mm3的SOT23封裝比當今最小的產品小大約30%。憑借低至1.6 mA的電流消耗量，TLE496x全新霍爾傳感器的電流水平只有類似產品的一半左右
電子設計工程 2013年10期2013-03-24
- 低功耗0.18 μm 10 Gbit/s CMOS 1∶4分接器設計
這種結構由5個鎖存器構成,其中下面2個鎖存器構成主-從D觸發(fā)器,該觸發(fā)器在時鐘下降沿采樣，然后在時鐘上升沿輸出.上面3個鎖存器構成主-從-從D 觸發(fā)器,該觸發(fā)器在時鐘上升沿采樣，然后在時鐘下降沿輸出.當時鐘頻率等于輸入數(shù)據(jù)速率的一半時,可將輸入數(shù)據(jù)的相鄰比特分接到上下2路觸發(fā)器中,并且在時鐘的上升沿同步輸出.這種結構所需時鐘的速率是輸入數(shù)據(jù)比特率的一半,降低了時鐘通道的設計難度,同時也降低了功耗.圖2 半速率1∶2分接器結構2 電路設計2.1 鎖存器電路選
東南大學學報（自然科學版） 2013年2期2013-03-22
- 高精度SC PIPELINED ADC預放大鎖存比較器的分析與設計*
此基礎上著重對鎖存器的延遲時間、失調電壓和回饋噪聲進行了優(yōu)化設計。1 電路時序及原理根據(jù)所應用的流水線工作原理可知，奇數(shù)級中的比較器必須在偶數(shù)級進入保持階段前輸出比較結果，以便控制偶數(shù)級產生保持所需要的電壓余量，整個電路在兩相不交疊時鐘控制下工作。本文設計的流水線采樣頻率為 50 MHz，時鐘周期為 20 ns，其中 φ1、φ2為開關電容電路的非交疊時鐘，為了減少電荷注入效應(饋通效應)，同時需要 φ1a、φ2a作為提前關斷時鐘。當 φ1為高電平時，偶數(shù)級
電子技術應用 2012年4期2012-07-03
- 數(shù)字圖像采集接口電路設計方法
之間，利用兩個鎖存器分別鎖存狀態(tài)和圖像數(shù)據(jù)，處理器通過兩個I/O端口分別讀取。在采樣時鐘的上升沿數(shù)據(jù)鎖存器保存?zhèn)鞲衅鬏敵龅膱D像數(shù)據(jù)，當處理器通過I/O口讀取圖像時，數(shù)據(jù)鎖存器輸出數(shù)據(jù)。其它情況下，鎖存器輸出處于高阻狀態(tài)。處理器通過狀態(tài)鎖存器讀取同步信號和圖像就緒（Ready）指示信號。在數(shù)據(jù)鎖存器保存圖像數(shù)據(jù)的同時，狀態(tài)鎖存器產生Ready信號（從‘0’到‘1’）。處理器讀取圖像數(shù)據(jù)時，Ready信號自動清除（從‘1’到‘0’）。處理器讀取狀態(tài)時鎖存器驅動
湖南科技學院學報 2012年8期2012-04-08
- Allegro MicroSystems公司宣布推出新型雙線霍爾效應鎖存器
型雙線霍爾效應鎖存器——A1244。該產品目前已在工廠進行編程，以優(yōu)化磁性開關點的準確度。A1244霍爾效應鎖存器采用與該系列中互補設備（單極開關）上使用的、相同的專有高頻率四相斬波穩(wěn)定技術。當在惡劣的應用環(huán)境中使用時，Allegro先進的 BiCMOS晶圓制造工藝可在過熱情況下實現(xiàn)磁穩(wěn)定性，以及消除單元件器件中固有的偏移。由于雙線鎖存器比傳統(tǒng)的開路集電極開關少用一根線，因此雙線鎖存器尤其適用于對成本敏感的應用。而且，由于電流始終為兩個指定的水平之一，因此
電子產品可靠性與環(huán)境試驗 2012年1期2012-03-29
- 鐵電存儲器在存儲測試系統(tǒng)中的應用
8字節(jié)特殊功能寄存器（SFR）地址空間及多達40個I/O引腳。接口電路如圖3所示，其中P0口分配給16 bit的AD轉換器及鎖存器的控制端。P1.0～P1.7連接8位數(shù)據(jù)端口，上位機通過P1口讀寫存儲器；系統(tǒng)實現(xiàn)雙通道200 ksps采樣10 s，且16位分辨率的 AD轉換， 需 22根地址線占用 P2.0～P4.5口，用來給4 MW的外存儲器尋址。P4.7、P4.6接 M28W640的片選E和輸出使能G，存儲器數(shù)據(jù)輸入端口DQ1～DQ15直接與AD轉換器
電子設計工程 2011年21期2011-06-05
- 基于數(shù)字電子技術的A/D轉換器的設計與實現(xiàn)
74LS373鎖存器兩片，內置驅動七段譯碼器CD4511三片，共陰數(shù)碼管三個。首先使輸入的模擬量在0V～5V之間均勻變化，A/D轉換的同時進行數(shù)據(jù)存儲，并將當前的測量數(shù)據(jù)顯示在數(shù)碼管上，用實驗臺上的數(shù)字電壓表測量模擬輸入端輸入電壓值，并進行記錄，將其與輸出顯示在數(shù)碼管上的數(shù)字量進行對比。轉換全部完成后，在不掉電的情況下，通過控制計數(shù)器和存儲器將存儲數(shù)據(jù)進行回放顯示，記錄顯示數(shù)據(jù)，并將其與實驗臺上的數(shù)字電壓表測量的輸入電壓值進行比較，以便觀察測量結果。2 硬
大慶師范學院學報 2010年3期2010-09-25
- 基于TMS320F2812 DSP的運動控制器的硬件系統(tǒng)設計*
路DAC做一個鎖存器，將數(shù)字信號鎖存下來，如果沒有新的輸入，模擬量將會保持下來。這樣就可以使IO空間數(shù)據(jù)線為每個DAC送入正確的值了。用一片CPLD元件EPM570實現(xiàn)上述的4個鎖存器。將4個鎖存器的地址定義為1500H ～1503H，分別對應了 X、Y、Z、W 四軸，用VHDL語言實現(xiàn)四個鎖存器的功能，并且還實現(xiàn)對四個鎖存器的地址分配。給每個鎖存器送數(shù)字量不可能是同時進行的，肯定是要按照順序依次輸入，而且在某種情況下還可能中間要間斷一點時間。但是該系統(tǒng)是
河南工學院學報 2010年3期2010-06-13
- 雷達天線運動參數(shù)的自動測量
時間間隔，并用鎖存器鎖存計數(shù)器最后的計數(shù)值，得到天線方位的實時角度Φ。此角度值隨天線方位角度的變化而實時變化。正回掃信號從低電平變化到高電平時，表示天線方位處于扇掃的左邊界，錄取此刻的角度值得到天線方位左邊界的角度值ΦL。正回掃信號從高電平變化到低電平時，表示天線方位處于扇掃的右邊界，錄取此刻的角度值得到天線方位右邊界的角度值ΦR，則天線方位扇掃范圍可通過ΦR-ΦL得到。2.3 天線方位扇掃速度的測量正回掃信號的周期，即持續(xù)一個完整的高電平、低電平的時間，
中國測試 2010年5期2010-04-26