韓 琪，王旭亮，吳 巧，羅文瑤，林 彌

(杭州電子科技大學(xué)電子信息學(xué)院，浙江 杭州 310018)

0 引 言

二值信號結(jié)構(gòu)簡單，容易辨別和實現(xiàn)，存儲方便，抗干擾強，廣泛應(yīng)用于數(shù)字電路。但是，二值信號攜帶的信息量較少，在實現(xiàn)復(fù)雜邏輯功能時，其電路中器件多，復(fù)雜度高，功耗較大。而多值信號能攜帶更多的信號量，電路中的節(jié)點和布線較少，減少了集成電路芯片面積和引線數(shù)目，提高了數(shù)字電路的信息密度。

當前最熱門的新型器件憶阻器由Chua于1971年提出[1]，廣泛應(yīng)用于存儲器[2]、神經(jīng)網(wǎng)絡(luò)[3]、混沌系統(tǒng)[4-6]和數(shù)字邏輯電路[7-8]。在數(shù)字電路中，憶阻器與互補金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor，CMOS)電路的結(jié)合構(gòu)成了各種二值憶阻混合型邏輯運算單元[9-11]和功能電路[12]。多值憶阻邏輯電路的相關(guān)研究也逐漸豐富，如三值憶阻全加器[13]、三值憶阻比較器[14]等，與二值邏輯相比，多值邏輯可以減少MOS管數(shù)量，提高空間利用率，應(yīng)用于神經(jīng)網(wǎng)絡(luò)、圖像處理等方面。本文以三值邏輯為例，采用三值CMOS-R-HBT憶阻混合型邏輯運算單元，該單元以CMOS和電阻-異質(zhì)結(jié)雙極性晶體管(Resistor-Heterojunction Bipolar Transistor，R-HBT)負阻型憶阻器等效模型[15]為核心，設(shè)計了三值CMOS憶阻混合型D鎖存器和D觸發(fā)器。

1 三值CMOS-R-HBT憶阻混合型邏輯運算單元

文獻[15]設(shè)計了R-HBT負阻型憶阻器等效模型，該模型為閾值電壓和阻值均可調(diào)的閾值型憶阻等效電路。若憶阻器的初始狀態(tài)為低阻，當外加電壓高于閾值電壓時，憶阻器則轉(zhuǎn)換為高阻狀態(tài)，反之亦然。在數(shù)字電路中，信號大多是正向的矩形脈沖信號，因此可以采用單向的R-HBT負阻型憶阻器等效模型，其電路結(jié)構(gòu)、符號以及在正向正弦信號激勵下的伏安特性曲線分別如圖1所示。由圖1可知，R-HBT負阻型憶阻器等效模型在高阻態(tài)和低阻態(tài)之間的相互轉(zhuǎn)變可近似看作開關(guān)，因此非常適合于數(shù)字邏輯電路的應(yīng)用。

圖1 R-HBT負阻型憶阻器等效模型結(jié)構(gòu)、電路符號及正向伏安特性曲線

R-HBT負阻型憶阻器等效模型結(jié)合第二類帶電阻的CMOS門電路結(jié)構(gòu)，實現(xiàn)的三值CMOS-R-HBT憶阻混合型邏輯運算單元(反相、與非、或非)如圖2所示，該結(jié)構(gòu)解決了傳統(tǒng)電阻三值CMOS邏輯門電路高低電平區(qū)輸出短小且傾斜的問題[15]。因此，本文使用該三值CMOS-R-HBT憶阻混合型邏輯運算單元來設(shè)計三值CMOS憶阻混合型D鎖存器和D觸發(fā)器。

圖2 三值CMOS-R-HBT憶阻混合型邏輯運算單元[15]

2 三值CMOS憶阻混合型D鎖存器的設(shè)計

D鎖存器是一種對電平敏感的存儲單元電路。當控制信號為高電平時，輸出信號隨輸入信號變化而變化；當控制信號為低電平時，輸出信號保持之前的狀態(tài)。三值D鎖存器的定義與二值類似，即Q=D，D為輸入信號，Q為輸出信號。

本文首先設(shè)計了三值CMOS憶阻混合型D鎖存器，結(jié)構(gòu)如圖3(a)所示，由4個三值憶阻與非單元(圖中表示為NAND)和1個三值憶阻反相器構(gòu)成，可用圖3(b)的簡化模型來表示。其中C為信號控制端，D為輸入信號，QNAND為三值憶阻與非單元的輸出。

圖3 三值CMOS憶阻混合型D鎖存器結(jié)構(gòu)及其簡化模型

三值CMOS憶阻混合型D鎖存器真值表如表1所示，其仿真波形如圖4所示。

表1 三值CMOS憶阻混合型D鎖存器真值表

圖4 三值CMOS憶阻混合型D鎖存器仿真波形

圖4中，三值憶阻反相器和三值憶阻與非單元均采用2 V工作電源VDD，輸入信號D為0 V，1 V，2 V的三值信號。當控制信號C為高電平2 V時，輸出Q與輸入D的變化一致，C為0 V時，Q保持不變，符合D鎖存器的定義。

3 三值CMOS憶阻混合型D觸發(fā)器的設(shè)計

雖然，本文設(shè)計的三值CMOS憶阻混合型D鎖存器在C=2時實現(xiàn)了信號的存儲，但是，在控制信號有效時，D鎖存器相當于通路，輸入信號的變化導(dǎo)致輸出產(chǎn)生多次狀態(tài)轉(zhuǎn)換。因此，本文采用主從型結(jié)構(gòu)，設(shè)計了上邊沿觸發(fā)的三值CMOS憶阻混合型D觸發(fā)器，如圖5所示，由2個三值憶阻反相器和2個三值CMOS憶阻混合型D鎖存器構(gòu)成。

圖5 三值CMOS憶阻混合型D觸發(fā)器

DM1鎖存器為主鎖存器，DM2為從鎖存器，C為信號控制端，D為輸入信號。該電路結(jié)構(gòu)簡單，比傳統(tǒng)用CMOS構(gòu)成的主從型三值D觸發(fā)器[16]減少了2個整形電路。

當C=0時，主鎖存器處于輸入狀態(tài)，M=D，從鎖存器處于存儲狀態(tài)，即保持原Q輸出不變；當C=2時，從鎖存器為輸入狀態(tài)，Q=M，而主鎖存器處于存儲狀態(tài)，無論輸入D如何改變，最終輸出Q均保持不變。

三值CMOS憶阻混合型D觸發(fā)器真值表如表2所示，其仿真波形如圖6所示。

表2 三值CMOS憶阻混合型D觸發(fā)器真值表

圖6 三值CMOS憶阻混合型D觸發(fā)器仿真波形

圖6中，邏輯運算單元工作電源VDD和輸入信號D的設(shè)置與圖4一致，控制信號C為幅值2 V，頻率500 Hz的脈沖信號。在C的上升沿，輸出Q的值等于輸入D的值，符合邊沿型D觸發(fā)器的定義。

4 結(jié)束語

本文運用三值CMOS-R-HBT憶阻混合型邏輯運算單元，設(shè)計并實現(xiàn)了三值CMOS憶阻混合型D鎖存器和三值CMOS憶阻混合型D觸發(fā)器。電路結(jié)構(gòu)簡單，與現(xiàn)有的工藝兼容，豐富了憶阻數(shù)字電路在多值邏輯領(lǐng)域的應(yīng)用，為憶阻器在多值邏輯電路中的設(shè)計和應(yīng)用提供了新思路。