黃正峰，倪 濤，歐陽一鳴，梁華國

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容忍單粒子多節(jié)點翻轉的三?；ユi加固鎖存器

黃正峰1，倪 濤1，歐陽一鳴2，梁華國1

(1. 合肥工業(yè)大學電子科學與應用物理學院 合肥 230009；2. 合肥工業(yè)大學計算機與信息學院 合肥 230009)

為了能夠容忍單粒子多節(jié)點翻轉，提出了一種新穎的三?；ユi加固鎖存器。該鎖存器使用具有過濾功能的代碼字狀態(tài)保存單元(CWSP)構成三模互鎖結構，并在鎖存器末端使用CWSP單元實現(xiàn)對單粒子多節(jié)點翻轉的容錯。HSPICE仿真結果表明，相比于三模冗余(TMR)鎖存器，該鎖存器功耗延遲積(PDP)下降了58.93%；相比于容忍多節(jié)點翻轉的DNCS-SEU鎖存器，該鎖存器的功耗延遲積下降了41.56%。同時該鎖存器具有較低的工藝偏差敏感性。

加固鎖存器; 多節(jié)點翻轉; 軟錯誤; 三?；ユi

隨著集成電路進入納米時代，電路的可靠性問題越來越嚴重。目前，軟錯誤已經成為影響集成電路可靠性的主要問題，其中由高能粒子誘發(fā)的單粒子翻轉(single event upset, SEU)是存儲元件中軟錯誤的主要來源[1-2]。因此在納米工藝下，SEU的加固設計對于提高電路的可靠性具有重要的意義。

由于集成電路特征尺寸的不斷縮減，電源電壓的不斷下降，電路節(jié)點的關鍵電荷不斷減少。相關研究表明，隨著集成電路的特征尺寸進入90 nm后，電荷共享導致的多節(jié)點翻轉已經成為一個問題[3]。電荷共享是單個高能粒子轟擊硅材料，產生的電荷被多個敏感節(jié)點收集的一種輻射效應。國內外學者對電荷共享和多節(jié)點翻轉進行了大量的研究，文獻[4]對SEU加固單元的多節(jié)點翻轉進行了3D器件模擬研究。文獻[5]研究了電荷共享對于軟錯誤率的影響。文獻[6]指出單粒子多節(jié)點翻轉所誘發(fā)的軟錯誤愈發(fā)嚴重。單粒子多節(jié)點翻轉給加固鎖存器設計提出了更高的要求。目前大多數(shù)SEU加固鎖存器設計[7-10]都是針對單粒子單節(jié)點翻轉的防護，沒有防護單粒子多節(jié)點翻轉的能力。單粒子多節(jié)點翻轉已經成為納米工藝下抗輻照芯片的主要挑戰(zhàn)。

針對單粒子多節(jié)點翻轉問題，文獻[11]提出了基于版圖的加固技術。該技術通過在版圖上采取分離敏感節(jié)點等方法，以降低電荷共享導致的多節(jié)點翻轉的概率。但是該技術的加固性能有限，同時也很難有效地應用于大規(guī)模集成電路的自動化設計。區(qū)別于版圖加固技術，文獻[12]提出了一種基于DICE[7]單元的SRAM結構。文獻[13]提出了一種將DICE單元與級連電壓開關邏輯 (cascode voltage switch logic, CVSL)邏輯門相結合的鎖存器設計，但是該鎖存器的面積和功耗開銷非常大，在實際應用中價值不大。文獻[14]提出一種基于DICE單元和隔離思想的鎖存器設計，但是該鎖存器只能對部分單粒子多節(jié)點翻轉實現(xiàn)容錯。

本文針對單粒子多節(jié)點翻轉問題，以及現(xiàn)有方案的一些不足，提出了一種新穎的加固鎖存器設計。該鎖存器使用代碼字狀態(tài)保存單元(code word state preserving, CWSP)[15]構成三?；ユi結構，并在鎖存器末端使用一個CWSP單元實現(xiàn)對單粒子多節(jié)點翻轉的容錯。該鎖存器不僅具有單粒子單節(jié)點翻轉的容錯能力，而且具有單粒子多節(jié)點翻轉的容錯能力。使用HSPICE工具對該鎖存器進行了廣泛的SEU故障注入實驗，實驗結果表明，該鎖存器能夠很好地容忍單粒子多節(jié)點翻轉。

1 現(xiàn)有的加固鎖存器設計

1.1 CWSP單元

目前，CWSP單元廣泛的應用于加固鎖存器設計。CWSP單元通過對邏輯門的輸入進行復制，以實現(xiàn)對瞬態(tài)脈沖的過濾。圖1所示為反相器的兩種CWSP單元及其對應的真值表。由圖1中的真值表可知，當CWSP單元的輸入相同時，其實現(xiàn)的是反相器的功能；當CWSP單元的輸入不同，其輸出狀態(tài)保持不變，實現(xiàn)對瞬態(tài)脈沖的過濾。

1.2 TMR鎖存器

圖2所示為三模冗余(triple modular redundancy, TMR)鎖存器的電路結構。該鎖存器由3個同構的靜態(tài)鎖存器和1個表決器電路組成。粒子轟擊誘發(fā)的單粒子翻轉，會被表決器電路屏蔽。如果單粒子多節(jié)點翻轉導致其中兩個靜態(tài)鎖存器的存儲狀態(tài)同時發(fā)生改變，則表決器電路無法屏蔽錯誤。由于使用了三模冗余和表決器電路，該鎖存器的面積開銷和功耗開銷非常大。

1.3 FERST鎖存器

文獻[8]提出了FERST鎖存器，鎖存器的電路結構如圖3所示。該鎖存器使用3個CWSP單元來實現(xiàn)SEU的容錯。單粒子翻轉會導致CWSP單元的兩個輸入不同，輸出節(jié)點的邏輯狀態(tài)會保持不變，錯誤被屏蔽。如果4個節(jié)點對(1、2)，(3、4)，(1、4)，(2、3)中的任何一個節(jié)點對翻轉，該鎖存器都無法屏蔽錯誤。

1.4 DNCS-SEU鎖存器

文獻[16]提出了DNCS-SEU鎖存器，鎖存器的電路結構如圖4所示。該鎖存器由兩個DICE單元和一個CWSP單元構成。該結構利用DICE單元對單粒子翻轉的自恢復能力和CWSP單元的過濾功能，實現(xiàn)對單粒子多節(jié)點翻轉的容錯。由于DICE單元的自恢復需要一定的時間，所以在部分單粒子多節(jié)點翻轉的情況下，該鎖存器的輸出會出現(xiàn)一個短暫的錯誤脈沖。同時由于該鎖存器使用了兩個DICE單元，其功耗開銷很大。

2 本文研制的單粒子多節(jié)點翻轉容錯鎖存器

2.1 電路結構和工作原理

針對單粒子多節(jié)點翻轉問題，本文提出了一種新穎的加固鎖存器設計。鎖存器的電路結構如圖5所示。其中D為輸入信號，out為輸出信號，CLK和CLKB為系統(tǒng)時鐘。該結構包括3個傳輸門(TG1、TG2、TG3)，3個弱反相器(1、2、3)，4個CWSP單元(CE1、CE2、CE3、CE4)。

當CLK=1、CLKB=0，鎖存器處于透明期，傳輸門TG1、TG2、TG3全部打開，輸入信號D通過單元CE1、CE2、CE3、CE4到達輸出端。當CLK=0、CLKB=1，鎖存器進入鎖存期，傳輸門TG1、TG2、TG3全部關閉，由CWSP單元和弱反相器構成的反饋環(huán)用于保持電路的邏輯狀態(tài)。

該鎖存器使用具有過濾功能的CWSP單元構成三?；ユi結構，并在鎖存器末端使用CWSP單元實現(xiàn)對單粒子多節(jié)點翻轉的容錯。鎖存器中對SEU敏感的節(jié)點有1、2、3、1、2、3以及out。根據(jù)這些敏感節(jié)點位置的不同，可以將它們分為3類：1) 即第一類節(jié)點a，包括1、2、3；2) 第二類節(jié)點b包括1、2、3；3) 第三類節(jié)點out。下面對具體的瞬態(tài)故障進行分析：

1) 單粒子單節(jié)點翻轉

如果單粒子翻轉發(fā)生在節(jié)點a上，由于CE1、CE2、CE3的過濾功能，節(jié)點b的邏輯值保持不變，從而輸出out保持不變。如果單粒子翻轉發(fā)生在節(jié)點b上，由于CE4的過濾功能，輸出out保持不變。如果單粒子翻轉發(fā)生在輸出節(jié)點out上，CE4會很快恢復輸出節(jié)點out到正確的邏輯狀態(tài)。由上述分析可知，該鎖存器對單粒子單節(jié)點翻轉完全容錯。

2) 單粒子多節(jié)點翻轉

該鎖存器所有的雙節(jié)點翻轉，可以分為下面的3種情形：1) 在節(jié)點a或者b上發(fā)生雙節(jié)點翻轉，由于CE1、CE2、CE3、CE4的過濾功能，輸出out的邏輯值保持不變。2) 在節(jié)點a和out上發(fā)生雙節(jié)點翻轉，由于CE1、CE2、CE3的過濾功能，節(jié)點b的邏輯值不變，輸出out很快會恢復到正確的邏輯狀態(tài)。3) 在節(jié)點b和out上發(fā)生雙節(jié)點翻轉，由于此時CE4進入高阻態(tài)，不能恢復輸出out到正確的邏輯狀態(tài)，輸出出錯。

由上述分析可知，對于所有雙節(jié)點翻轉的情形，該鎖存器只有在b和out節(jié)點同時發(fā)生翻轉的情況下才會出錯。但是由電荷共享導致的節(jié)點b和out同時翻轉的概率是極低的，可以忽略不計。因為節(jié)點b和out的邏輯狀態(tài)是相反的，如果兩個節(jié)點的狀態(tài)同時翻轉，則入射粒子要同時影響PMOS管和NMOS管。目前集成電路中使用的主要是雙阱工藝，PMOS管和NMOS管制作在不同的阱中。文獻[17]指出基于電荷共享誘發(fā)的多節(jié)點瞬態(tài)脈沖，發(fā)生在不同阱中的概率是極低的，可以忽略不計。故該鎖存器具有很好的單粒子多節(jié)點翻轉容錯能力。

2.2 SEU故障注入實驗

為了驗證提出鎖存器的SEU容錯能力，在預測工藝模型(predictive technology model, PTM) 45 nm模型下，使用HSPICE仿真工具進行了廣泛的SEU故障注入實驗。仿真中使用雙指數(shù)電流源模型模擬粒子轟擊所產生的瞬態(tài)脈沖，注入的電荷量設置為150 fc。

考慮實驗的完備性，對存儲邏輯“0”和邏輯“1”的情形都進行了廣泛的故障注入。仿真結果如圖6所示。仿真結果表明，該鎖存器可以很好地容忍單粒子多節(jié)點翻轉。

3 鎖存器性能評估

為了評估研制的鎖存器的性能，本文比較了TMR鎖存器、FERST鎖存器、HRPU[18]鎖存器、DNCS-SEU鎖存器以及該鎖存器的SEU容錯能力；比較了上述各鎖存器的面積、延遲、功耗開銷。由于集成電路特征尺寸的縮減，工藝偏差對于電路的影響也越來越嚴重[19]。為了評估鎖存器對工藝偏差的敏感性，本文對上述各鎖存器進行了工藝偏差分析。

3.1 SEU容錯能力比較

根據(jù)前文分析，各鎖存器的SEU容錯能力如表1所示。由表1可得，本文的加固鎖存器具有單粒子單節(jié)點翻轉和單粒子多節(jié)點翻轉的容錯能力。

表1 鎖存器的SEU容錯能力比較

3.2 開銷比較

使用HSPICE仿真工具比較了各鎖存器的延遲和功耗開銷，并計算了功耗延遲積(power delay product, PDP)。仿真中使用PTM 45 nm模型，電源電壓為1 V，系統(tǒng)時鐘為500 MHz，溫度為30℃。各鎖存器的開銷如表2所示。計算了本文的鎖存器相比于其他鎖存器的開銷變化，則有：

△=(本文的鎖存器-其他鎖存器)/其他鎖存器 (1)

表2 鎖存器的開銷

結果如表3所示。為了更好地比較兩種容忍單粒子多節(jié)點翻轉的鎖存器的開銷，依次在PTM 45、32、22 nm工藝下比較了兩種鎖存器的PDP，結果如圖7所示。由圖7可知，相比于DNCS-SEU鎖存器，本文的鎖存器PDP有大幅的下降。

表3 本文的鎖存器相比于其他鎖存器的開銷變化

3.3 工藝偏差分析

對于器件，最主要的擾動是溝道長度和閾值電壓。在HSPICE工具中運用蒙特卡羅分析來評估溝道長度和閾值電壓變化對于電路性能的影響。設定溝道長度、閾值電壓的變化都服從高斯分布，并設定最大的偏差為10%。仿真中使用PTM 45 nm模型，電源電壓為1 V，系統(tǒng)時鐘為500 MHz，溫度為30℃。圖8所示為10 000次蒙特卡羅分析的實驗結果。

由上述實驗結果可得，相比于TMR鎖存器和DNCS-SEU鎖存器，本文的鎖存器受工藝偏差的影響更小；與FERST鎖存器相比，兩者受工藝偏差的影響相當。所以在上述比較的各鎖存器中，本文的鎖存器對工藝偏差具有較低的敏感性。

4 結束語

本文針對單粒子多節(jié)點翻轉問題，研制了一種加固鎖存器設計。該鎖存器不僅可以容忍單粒子單節(jié)點翻轉，還可以容忍單粒子多節(jié)點翻轉。HSPICE仿真結果表明，相比于僅能容忍單粒子單節(jié)點翻轉的FERST鎖存器，該鎖存器只增加了有限的面積、延遲和功耗；相比于TMR鎖存器，該鎖存器PDP下降了58.93%；相比于能夠容忍單粒子多節(jié)點翻轉的DNCS-SEU鎖存器，該鎖存器 PDP下降了41.56%。同時該鎖存器具有較低的工藝偏差敏感性。

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編 輯 黃 莘

A Single Event Multiple Upset Tolerant Hardening Latch with Triple Interlock

HUANG Zheng-feng1, NI Tao1, OUYANG Yi-ming2, and LIANG Hua-guo1

(1. School of Electronic Science & Applied Physics, Hefei University of Technology Hefei 230009; 2. School of Computer and Information, Hefei University of Technology Hefei 230009)

In nanometer process, a single event induced multiple upset cannot be ignored. A novel triple interlock hardening latch is proposed for tolerating single event multiple upset. The proposed latch employs code word state preserving (CWSP) cell which has the filtering function to compose triple interlock. At the end of latch, the CWSP cell is also exploited to tolerate single event multiple upset. The simulation results of HSPICE suggest that compared to triple modular redundancy (TMR) latch and DNCS-SEU latch, thepower delay product of the proposed latch is reduced by 58.93% and 41.56% respectively. Meanwhile, the proposed latch has less sensitiveness to process variations.

hardening latch; multiple node upset; soft error; triple interlock

TN47

A

10.3969/j.issn.1001-0548.2016.05.007

2015-02-11；

2016-03-16

國家自然科學基金(61574052, 61106038, 61274036, 61474036)；安徽省高校自然科學研究重大項目(KJ2014ZD12)；安徽省自然科學基金(1608085MF149)

黃正峰(1978-)，男，博士，副教授，主要從事方向嵌入式系統(tǒng)綜合與測試、數(shù)字集成電路的硬件容錯、星載SoC芯片的抗輻射加固等方面的研究.