楊志強，馮全源

西南交通大學(xué) 微電子研究所，成都 611756

帶隙基準(zhǔn)源廣泛用于各種模擬集成電路上，其精度以及穩(wěn)定性直接影響到整體電路的性能，因此高精度以及高穩(wěn)定性的帶隙基準(zhǔn)源對于提高整體電路的性能必不可少。傳統(tǒng)的帶隙基準(zhǔn)結(jié)構(gòu)[1-3]在理論上可以達到很高的精度以及穩(wěn)定性，但是在實際運用中由于工藝的差異會導(dǎo)致元件失配，從而影響基準(zhǔn)的精度[4]，而且隨著工作時間的增加，元件之間的失配也會逐漸變大[5]，造成的結(jié)果就是基準(zhǔn)的穩(wěn)定性隨著時間的增加越來越差。器件的失配嚴(yán)重影響了基準(zhǔn)的精度以及穩(wěn)定性。針對該問題，本文設(shè)計了一款全新結(jié)構(gòu)的電壓基準(zhǔn)源，該基準(zhǔn)源充分使用動態(tài)元件匹配技術(shù)，最大程度地減少了器件的失配。通過仿真表明，該電路能夠非常好地改善由于器件失配而造成的精度以及穩(wěn)定性的惡化。

1 基準(zhǔn)源的工作原理

帶隙基準(zhǔn)的基本原理是正負溫度系數(shù)抵消，從而減小基準(zhǔn)電壓隨溫度的變化。根據(jù)參考文獻[1]，三極管的基極-發(fā)射極電壓Vbe具有負溫度系數(shù)，2個三極管的基極-發(fā)射極電壓之差 ΔVbe具有正溫度系數(shù)?？梢詫⑦@2個參數(shù)進行線性組合得到：

如果式（1）對溫度的偏導(dǎo)為0，該式產(chǎn)生的電壓V就是基準(zhǔn)電壓。

圖1為傳統(tǒng)的帶隙基準(zhǔn)電壓源電路，QP1與QP2為PNP三極管，前者發(fā)射極面積為后者的m倍；OTA為運算放大器，其輸出Vref的計算公式為：

圖1 傳統(tǒng)帶隙基準(zhǔn)電路

由參考文獻[6]，運算放大器OTA的作用為：

所以：

由參考文獻[1]，可以得到Vbe及 ΔVbe關(guān)于溫度電壓VT的表達式：

所以，式（2）可以寫成：

式（4）與式（1）具有相同的結(jié)構(gòu)，式（4）對溫度T求導(dǎo)，并令求導(dǎo)結(jié)果為0，則有：

由式（5）可以看出，只要選擇合適的m、R1、R2、R4，就可以得到與溫度無關(guān)的基準(zhǔn)電壓。

式（3）是得到基準(zhǔn)電壓的核心條件，為保證該式成立，必須使用高增益、器件高度匹配的理想運算放大器。在實際運用中，高增益可以通過多級放大器實現(xiàn)，但是器件高度匹配對電路的結(jié)構(gòu)以及器件的一致性要求非常高，這也是本文主要解決的問題。

2 電路設(shè)計與實現(xiàn)

圖2為本文提出的電路原理圖，該電路由3部分組成，A為基準(zhǔn)核心部分，B為運算放大器，C為輸出電壓穩(wěn)定電路。該電路的偏置電流Ibias由單獨的啟動電路提供。

圖2 本文提出的帶隙基準(zhǔn)電路

2.1 電路結(jié)構(gòu)說明

根據(jù)工作原理分析，結(jié)合圖2的A部分，可以得出該基準(zhǔn)的輸出電壓計算公式為：

B部分為運算放大器，為兩級放大，第一級B1為普通的雙輸入雙輸出的共源差分電路，其增益為：

式中g(shù)m7為MP7的跨導(dǎo)。

第二級B2為折疊共源共柵差分放大器[7]，其增益為：

式中：gm10、gm12分別為MP10與MP12的跨導(dǎo)；ro10、ro12為MP10與MP12的漏源電阻。由式（6）可以看出第二級增益為第一級的平方，所以具有高增益的特點。

總的增益為兩級增益的乘積，能夠符合理想放大器高增益的特點。

B3為共漏結(jié)構(gòu)的緩沖器，能夠減少運算放大器的功耗以及噪聲。

C部分為電壓穩(wěn)定電路，通過負反饋減少由于輸入電壓的變化帶來對輸出基準(zhǔn)電壓的影響。

B部分性能的好壞直接影響到式（3）能否成立，該部分性能指標(biāo)是增益以及器件匹配程度，前面的分析已經(jīng)得出該放大器具有大的增益，所以最大的影響來源于器件的匹配程度。

2.2 電路元件失配分析

在2.1節(jié)已經(jīng)分析得出，從增益的角度來講，該基準(zhǔn)運算放大器可以看作是理想的，因此影響運放性能的主要因素是器件的失配。由于運放由差分電路組成，對差分電路來說，器件的失配主要是差分電路兩路器件的失配造成的，這些失配為：

1）B1中 MP7與 MP8、R5與 R6的失配；

2）B2中 MP9與 MP10、MN3與 MN4的失配；

3）B2中MP4、MP11 組成的支路與MP5、MP12組成的支路的失配。

對失配造成的影響進行分析，B1中MP7與MP8、R5與R6的失配：假設(shè)MP7與MP8的輸入電壓相等，由于MP7與MP8的失配使流過MP7與MP8的電流產(chǎn)生差異，設(shè)差異量為ΔI；假設(shè)R5與R6的失配量為ΔR，則由此造成的輸出電壓失配量為ΔV=ΔIΔR；其他失配造成的影響與上述分析相似。

可以看出，如果可以消除這些器件之間失配，就能很好地保證運放為理想的。

2.3 動態(tài)元件匹配

動態(tài)元件匹配技術(shù)是為了保證差分電路支路信號相等。圖3為動態(tài)元件匹配等效結(jié)構(gòu)框圖，i1,i2,···,in為n個輸入信號，o1,o2,···,on為n個輸出信號，s1,s2,···,sn為n個開關(guān)。動態(tài)元件匹配（dynamic elements matching，DEM）電路相當(dāng)于一個分配器，將n個輸入按照一定的概率分配到n個輸出，并且保證同一時間點每個輸入只有一個輸出、每個輸出也只有一個輸入，該功能由控制信號對開關(guān)s1,s2,···,sn的控制來實現(xiàn)。在實際設(shè)計中開關(guān)由CMOS管來實現(xiàn)。

控制信號使用n相不交疊時鐘來實現(xiàn)[8]，在時鐘為高電平時開關(guān)開啟，低電平時關(guān)斷。假設(shè)每個輸入對應(yīng)的開關(guān)開啟時間為ti，則可以得出輸出矩陣與輸入矩陣的關(guān)系為：

式中pij為輸入ii被分配到輸出oj的概率。

如果了解某一輸入的誤差大小，則可以賦予該輸入特定的權(quán)重[9-11]，這樣可以自主地控制誤差的比重。在實際運用中，相同工藝的器件失配率都是一樣的，所以采用隨機概率，這樣在一段時間后概率都相等，為1/n，所以，式（7）可以表示為：

可以得到各個支路的輸出都相等：

保證了每條支路的信號都相等，這樣就消除了由于器件失配帶來的誤差。

圖 2中，DEM1、DEM2、DEM3為動態(tài)元件匹配電路[7]，分別用來解決2.2節(jié)所提出的3個失配?？梢钥闯鏊?個時鐘控制，可以得出在本設(shè)計中n=2，時鐘為2相不交疊時鐘。具體的DEM電路及控制時鐘如圖4、5所示，各開關(guān)的開啟時間相等設(shè)為t。將這些參數(shù)帶入式（8），可以得出2條支路的輸出電壓表達式為：

可以得到輸出的失配量為0，很好地解決了器件失配造成的輸出失配。

圖4 動態(tài)元件匹配實現(xiàn)

圖5 動態(tài)元件匹配時鐘信號

3 仿真結(jié)果與分析

基于BICMOS 0.15 μm工藝，通過Cadence的spectre仿真軟件對電路進行仿真。為了說明動態(tài)元件匹配技術(shù)對于器件失配的改善效果，需要仿真3種電路：加入失配、使用動態(tài)元件匹配技術(shù)電路（mismatch with DEM），加入失配、沒有使用動態(tài)元件匹配技術(shù)電路（mismatch）以及沒有加入失配、理想情況下電路（no mismatch）。分別仿真了這3種電路的溫度特性、電壓特性以及不同工藝角下的特性。仿真過程中加入失配的方法是對2.2節(jié)中提到的器件加入2%的失配[12]。

圖6為3種電路在供電5 V、溫度233～378 K（-40～105 ℃）條件下的Vref溫度特性。對于仿真結(jié)果，從整體看，mismatch with DEM與no mismatch的曲線更加接近。在298 K（25 ℃）時，no mismatch的Vref為1.248 7 V；mismatch的Vref為1.270 7 V，產(chǎn)生的誤差為22 mV；mismatch with DEM的Vref為1.244 6 V，產(chǎn)生的誤差為-4.2 mV，后者減少了81% 的誤差。在仿真溫度 233～378 K（-40～105 ℃），mismatch與mismatch with DEM相對于no mismatch的最大誤差分別為28.4 mV與9.2 mV，后者減少了68%的誤差。通過對比可以得出溫度變化時，使用動態(tài)元件匹配技術(shù)的電路能夠更好地改善器件失配帶來的誤差，保證了Vref的精度以及穩(wěn)定性。

圖6 溫度特性仿真結(jié)果對比

圖7為3種電路在溫度為298 K（25 ℃）、供電電壓為4.5～5.0 V條件下Vref的電壓特性。對于仿真結(jié)果，從整體看，mismatch with DEM與no mismatch的曲線更加接近。在VDD=5 V時，no mismatch的Vref為1.248 7 V，mismatch的Vref為1.270 7 V，產(chǎn)生的誤差為22 mV，mismatch with DEM的Vref為1.244 6 V，產(chǎn)生的誤差為-4.2 mV，后者減少了81%的誤差；mismatch、mismatch with DEM相對于no mismatch的最大誤差分別為23 mV與7 mV，后者減少了70%的誤差。通過由整體到細節(jié)的對比可以得出：在輸入電壓變化時，使用動態(tài)元件匹配技術(shù)的電路能夠更好地改善器件失配帶來的誤差，保證了Vref的精度以及穩(wěn)定性。由于加入固定失配，所以電源電壓越低，造成的誤差率越高；隨著電源電壓升高，誤差減小。mismatch中由于失配大，誤差大，所以在低電壓時誤差會很大，造成曲線走勢與其他2條線不同。

圖7 電壓特性仿真結(jié)果對比

表1為在298 K（25 ℃）、電源電壓5 V時，3種電路在不同工藝角情況下的Vref?？梢钥闯鲈诓煌に嚱乔闆r下采用動態(tài)元件匹配技術(shù)的誤差更小，且相對沒有使用動態(tài)元件匹配技術(shù)的電路減少的誤差最小為68%。

表1 不同工藝角基準(zhǔn)電壓輸出

4 結(jié)論

提出了一款基于動態(tài)元件匹配技術(shù)的帶隙基準(zhǔn)，該基準(zhǔn)能夠很好地降低器件失配帶來的誤差，保證了Vref的精度以及穩(wěn)定性。

1）通過對電路的溫度特性仿真表明，5.0 V供電、溫度在 233 K（-40 ℃）～378 K（105 ℃）變化時，相比于沒有使用動態(tài)元件匹配的電路，該電路最少能夠減小68%的誤差；

2）通過對電路的電壓特性仿真表明，25 ℃、電壓在4.5～5.5 V變化時，相比于沒有使用動態(tài)元件匹配的電路，該電路最少能夠減小70%的誤差；

3）在不同工藝角情況下，相比于沒有使用動態(tài)元件匹配的電路，該電路最少能夠減小68%的誤差。

由于改善了器件失配造成的影響，可以得出該電路具有高穩(wěn)定性。本論文只在一種工藝下進行了驗證，在不同工藝下是否需要不同的考慮，這是以后需要研究的方向。