周文越，李霞

（1．國網(wǎng)四川省電力公司電力科學研究院，成都610072；2．國網(wǎng)成都供電公司，成都610041）

0 引 言

合并單元作為智能變電站過程層設備之一，用以對來自電壓或電流互感器的數(shù)據(jù)進行時間相關組合［1-2］，并將組合后的數(shù)據(jù)按照特定的格式發(fā)送給繼電保護、故障錄波等站控層設備。合并單元故障可能導致其輸出的采樣值報文與實際不符，從而引發(fā)繼電保護誤動、拒動等一系列嚴重問題［3-4］。文章對某110 kV變電站主變保護誤動事件進行了分析［5］，通過事故現(xiàn)場的加量試驗和波形分析，確定了事故是由合并單元輸出的采樣值報文異常引起的，并推測采樣數(shù)據(jù)負半波的符號位被清零造成了異常的采樣值報文，在此基礎上通過改寫合并單元內(nèi)部代碼、合并單元硬件結構分析，確認了推斷的正確性。最后，分析了故障合并單元的硬件結構，并指出了其設計缺陷。

1 事故簡述

某110 kV變電站一次接線圖如圖1所示，該站為內(nèi)橋接線，110 kV I線151開關運行，橋開關150運行，110 kV II線152開關熱備用。1號、2號主變并列運行。

圖1 某11 0kV變電站一次接線圖Fig．1 One 110 kV substation primary electric wiring diagram

該站的主變獨立配置差動保護和后備保護，且差動保護和后備保護配套的合并單元也是獨立配置的。主變保護及其合并單元配置如圖2所示。

圖2 主變保護及其合并單元配置圖Fig．2 Configuration diagram of main transformer and its merging unit

某日，在一次設備無任何故障的情況下，2號主變低后備保護限時速斷1時限1 505 ms出口，跳10 kV分段930開關，限時速斷2時限1 806 ms出口，跳主變低壓側(cè)902開關，導致該站10 kV二段母線失壓。

2 事故分析

2．1 保護動作情況

2號主變低后備保護動作時，故障錄波器中2號主變低后備保護合并單元的電流波形如圖3所示。從圖3中看出，合并單元發(fā)出的兩路保護電流（AD1和AD2）的方波和測量電流均突變?yōu)閮H有正半波的方波，頻率為50 Hz，且每個方波的幅值一致，保護通道二次電流幅值約為596 A，測量通道二次電流幅值約為16 A。故障時的電壓與正常運行時的電壓一致，未在圖3中展示。

圖3 2號主變低后備保護合并單元錄波Fig．3 Recorded waveforms of No．2 main transformer low voltage back up protection merging unit

2號主變的限時速斷為不帶方向的純過流保護，不經(jīng)電壓閉鎖，其動作電流定值為27．5 A，一時限1．5 s跳10 kV分段開關，二時限1．8 s跳主變低壓側(cè)開關。因此保護的動作行為與整定值一致。

結合保護的動作情況和保護錄波，可初步判斷：在本次事故中，保護動作正確，2號主變低后備合并單元三相電流突變造成了此次保護誤動。

2．2 事故現(xiàn)場處理

檢修人員到達現(xiàn)場后，斷開了合并單元的外部交流回路，通過測試儀對合并單元施加額定電流（1A），合并單元輸出的波形與故障時相似。隨后，對裝置的CPU插件進行了軟重啟，加入額定電流后，異常波形依然存在。最后，把采集插件進行帶電插拔后（模擬采集插件重新上電），再次加入額定電流，合并單元輸出的數(shù)據(jù)恢復正常。

2．3 故障波形分析

考慮到測量電流的精度高于保護電流，對故障時合并單元輸出的A相測量電流波形放大進行分析，如圖4所示?？煽闯雒總€周期的波形包含兩個部分，第一部分類似正弦波的負半波疊加直流分量，第二部分類似正弦波的正半波。

圖4 2號主變低后備合并單元A相測量電流Fig．4 Recorded waveforms of No．2 main transformer low voltage back up protection merging unit phase A measure current

進一步將圖4虛線框中的兩部分波形進行局部放大，如圖5所示。

圖5 局部放大后的A相測量電流Fig．5 Recorded waveforms of local enlarged phase A measure current

將第一部分與第二部分別與正常情況下2號主變低后備合并單元輸出的負荷電流波形的負半波和正半波進行對比，對比結果表明，兩者基本一致。

2．4 事故原因分析

在進行事故原因分析之前，簡單介紹計算機對正負數(shù)的存儲方式。在計算機中，二進制數(shù)是以補碼［6-7］的形式進行存儲的；最高位規(guī)定為符號位；正數(shù)的符號位為0，負數(shù)的符號位為1。正負數(shù)的二進制補碼表示方法如式（1）所示。

根據(jù)以上原則，十進制數(shù)+3對應的八位二進制數(shù)補碼為00000011；如果是-3，其補碼就是11111101。

因此，可以看出，若負數(shù)補碼的符號位突變?yōu)?，則該負數(shù)轉(zhuǎn)換為十進制后，就會變?yōu)楹艽蟮恼龜?shù)。例如，若11111101變?yōu)?1111101，則其表示的十進制數(shù)將由-3變?yōu)?125。

對于文中的案例，根據(jù)其波形圖的特征并考慮二進制數(shù)符號位被改寫后的特征，可推斷，合并單元輸出數(shù)據(jù)的最高位（符號位）可能被改寫。為驗證該推斷，修改合并單元FPGA程序，在FPGA寄存器中把所有獲取到的采樣值最高位（符號位）清0。修改之后，在合并單位中加入電流，得到的波形與故障波形形狀相似，如圖6所示。

圖6 修改FPGA程序后2號主變低后備保護合并單元錄波Fig．6 Recorded waveforms of No．2 main transformer low voltage back up protection merging unit after changing FPGA program

2．5 事故內(nèi)部原因分析

合并單元裝置數(shù)據(jù)采集回路由交流插件和采集插件組成，分別完成模擬量采集和A／D轉(zhuǎn)換功能。合并單元硬件結構如圖7所示。

圖7 故障合并單元硬件結構Fig．7 Hardware structure of trouble merging unit

從電流、電壓互感器出來的交流電壓電流首先進入合并單元的交流插件，交流插件中的互感器將交流電壓電流變換為合并單元可處理的交流量，隨后，變換后的交流量進入采樣插件進行A／D轉(zhuǎn)換和報文打包。其中AD1～AD4為4個獨立的A／D轉(zhuǎn)換板卡，負責對交流量進行A／D轉(zhuǎn)換，F(xiàn)PGA負責對A／D轉(zhuǎn)換后的采樣值按照IEC 61850規(guī)定的報文格式進行打包。4個A／D通道的分配如表1所示。

在本次事故中，波形出現(xiàn)異常的通道是三相保護電流AD1和AD2、三相測量電流。這9個波形異常的通道使用了AD2和AD4兩片完全獨立的芯片。考慮到，在同一時刻，兩片完全獨立的芯片，發(fā)生同樣故障的概率幾乎為零。因此，故障不應該是由A／D轉(zhuǎn)換環(huán)節(jié)引起。

在FPGA中，采樣值被打包成固定格式的SV報文，在此環(huán)節(jié)中，僅有一塊FPGA芯片在運行，因此可以推斷，故障的原因為采集插件中FPGA某些門電路失效，導致FPGA工作異常，采樣數(shù)據(jù)的符號位被清0，輸出異常波形。在文章的2．4節(jié)中，修改FPGA程序后，得到的波形與故障波形一致，也側(cè)面印證了此原因。

在2．2節(jié)中的現(xiàn)場處理環(huán)節(jié)中，可看到故障現(xiàn)象在裝置重啟后消失，因此可推斷FPGA的故障應該屬于硬件軟故障。文獻［8-10］提到，單粒子翻轉(zhuǎn)現(xiàn)象導致芯片局部失效是FPGA芯片軟故障的典型原因。單粒子翻轉(zhuǎn)是指大規(guī)模集成電路在受到空間粒子干擾等情況下，器件邏輯狀態(tài)翻轉(zhuǎn)，原來存儲的＂0＂變?yōu)椋?＂，或者＂1＂變?yōu)椋?＂，從而導致系統(tǒng)功能紊亂，重新上電后故障現(xiàn)象消失。

對于文中的故障合并單元，F(xiàn)PGA程序由FLASH加載到SRAM中后，F(xiàn)PGA根據(jù)加載到SRAM中的連線配置運行，當SRAM出現(xiàn)單粒子翻轉(zhuǎn)故障后，就會導致連線錯誤，使某些電路失效，從而導致程序出現(xiàn)異常，重新上電加載程序后功能恢復正常。

表1 A／D通道分配表Tab．1 Distribution of A ／D path

2．6 合并單元結構分析

為保證采樣的可靠性，目前的合并單元中的保護通道均采用雙A／D轉(zhuǎn)換設計，一路保護用二次電流或電壓進入合并單元后，通過雙A／D轉(zhuǎn)換，合并單元發(fā)出兩路保護用的SV采樣值。對繼電保護裝置來說，其啟動元件和保護動作元件分別使用不同通道的SV采樣值，若兩路采樣值不一致，則相關保護功能將被閉鎖。此機制將保證，在由合并單元異常導致某一路SV采樣值異常的情況下，保護不會誤動作。

但各設備生產(chǎn)廠家對雙A／D的理解和執(zhí)行存在一定問題。如文中的合并單元，雖然在A／D轉(zhuǎn)換環(huán)節(jié)實現(xiàn)了雙通道獨立，但是在報文打包環(huán)節(jié)，處理芯片未相互獨立。導致在此環(huán)節(jié)，若芯片出現(xiàn)故障，極有可能導致雙通道采樣值同時異常。在這種情況下，保護裝置所采集到的兩路SV同時發(fā)生異常，保護裝置將判斷SV正常，從而進入邏輯判斷環(huán)節(jié)，最終導致保護誤動。

由此可見，對于合并單元，采樣值處理的每個環(huán)節(jié)都應該相互獨立。因此，最佳的合并單元硬件結構應如圖8所示。

圖8 優(yōu)化后的合并單元硬件結構Fig．8 Optimized hardware structure of merging unit

3 結束語

分析了一起合并單元故障引起的保護誤動事故，并由事故引出目前合并單元設計上的缺陷。合并單元作為智能變電站繼電保護系統(tǒng)的數(shù)據(jù)來源，其重要性不言而喻，設備生產(chǎn)廠家應對文中提到的合并單元設計缺陷引起重視，在設備研發(fā)過程中，充分考慮硬件結構，提高合并單元的可靠性。另外，文章在事故原因的分析中還存在一些不足，由于涉及芯片級的原理，且缺乏理論基礎和試驗手段，并未對單粒子翻轉(zhuǎn)引起FPGA電路失效的原理及誘因進行深入分析，下一步將對此進行進一步的研究。