廖晨光，郝敏如

(西安電子科技大學 微電子學院，陜西 西安 710071)

隨著微電子集成電路技術的快速發(fā)展，以互補型金屬氧化物為核心的半導體技術已進入納米尺度，由于納米器件二級物理效應對集成電路正常工作產生一定的影響，為了進一步提高集成電路的性能, 國內外各研究機構都迫切開發(fā)各種新技術[1-4]。載流子遷移率高、帶隙可調，且與傳統(tǒng)Si工藝兼容等為應變Si技術的優(yōu)勢，故其是目前提高應變集成技術的重要途徑之一[5-9]。在應變Si技術中, 單軸應變相對于雙軸應變更適用于CMOS集成電路制造，因而倍受關注。圍繞單軸應變Si MOSFET的性能進行了大量研究[10-16]。然而目前對于小尺寸單軸應變Si NMOSFET器件溝道中產生應變的機理分析的欠缺以及影響應變器件電學特性參數優(yōu)化的研究鮮有報道。

因此，針對以上問題，本文利用Sentaurus TCAD軟件，通過對MOS器件源、柵、漏上淀積氮化硅薄膜來分析溝道中應力的變化，同時對應變器件的結構參數進行優(yōu)化，進一步提高了器件的電學性能。采用軟件仿真分析的方法來優(yōu)化器件的工藝參數，為小尺寸單軸應變Si NMOSFET器件制造工藝提供了有效參考。

1 溝道中單軸應力的產生

首先，將NMOS的金屬柵、側墻以及柵介質層去掉, 僅在“NMOS”上方僅覆蓋了一層SiN薄膜，其結構如圖1 (a)所示。圖1 (b)為其對應的Sentaurus-TCAD應力分布仿真結果圖。由圖1(b)可見, 當“NMOS”表面水平的時候，晶格失配存在于收縮的張應力膜中，同時在溝道長度方向上器件的長度一定，所以在源/漏區(qū)以及溝道中不會產生形變。其次，在該“NMOS”溝道上方生長一層2 nm厚的柵氧化層，器件結構如圖2(c)所示，即在“NMOS”溝道上方覆蓋了一層“薄臺階”，圖2(d)中Sentaurus-TCAD應力分布仿真結果顯示：此現象下“NMOS”在溝道中以及源/漏區(qū)均存在應力, 溝道中產生的是張應力，源/漏區(qū)則是壓應力。因此，由圖1和圖2可知“臺階”結構是氮化硅薄膜導致NMOS溝道產生單軸應變的必要條件。

圖1 多晶硅、側墻與柵氧化層去掉覆蓋SiN膜

2 氮化硅薄膜致應變器件性能仿真

隨著集成電路繼續(xù)發(fā)展，集成電路的特征尺寸由深亞微米進入納米級，為了更精確的研究納米尺度的器件，本文利用Sentaurus TCAD軟件進行器件仿真，同時添加了小尺寸模型及遷移率模型等。采用器件結構如圖3(a)所示，其中溝道張應力通過淀積SiN應力膜引入。圖3(b)和圖3(c)為90nm單軸應變Si n型金屬氧化物半導體場效應晶體管(NMOSFET)在不同本征張應力SiN膜下的轉移特性曲線和輸出特性曲線。從圖3中可以看出，，漏電流隨著本征張應力的增大而提高，這主要是由于張應力改變了電子能谷從而導致溝道內電子遷移率的增大。電子遷移率隨著應力增大到一定值時趨于飽和狀態(tài)。

圖2 僅存在柵氧化層覆蓋SiN膜

圖3 單軸應變Si納米NMOSFET器件結構圖以及轉移和輸出特性隨著張應力的變化

圖4為線性區(qū)漏電流、跨導以及亞閾值斜率隨溝道長度變化的曲線。圖4(a)中可看出應力作用下的漏電流隨溝道長度的增加而減小，即要增大漏電流可以減小溝道長度。從圖4(b)中看出，跨導隨著溝道長度的增加而變小，即柵極的控制能力減弱；亞閾值特性隨著柵長的增加反而有比較好的特性。

圖4 漏電流、跨導及亞閾值斜率隨著溝道長度的變化曲線

3 納米級應變器件工藝參數優(yōu)化

為了深入的分析溝道中張應力大小與器件結構的關系，更好的優(yōu)化器件性能。柵氧化層厚度、SiN膜淀積次數和厚度等因素對溝道應力的影響進行了分析研究，從而優(yōu)化參數使得應變NMOS器件性能得到了提升。柵氧化層厚度的減小會導致閾值電壓的減小，然而會增大漏電流。圖5為閾值電壓、飽和漏電流隨柵氧化層厚度的變化曲線。從圖5(a)中可知，相比于常規(guī)器件，應變器件溝道中產生的應力會使閾值電壓略有減小。圖5(b)中，飽和漏電流隨著柵氧化層厚度的減小而呈增大趨勢，這是由于閾值電壓越小，器件正常開啟越容易，在相同的漏電壓和柵電壓下，Id就越大。由于應力存在于溝道中，隨著tox的減薄，提高了漏電流的增大幅度。圖5(c)是漏電壓0.05 V，柵極電壓為1.2 V時，柵電流隨著柵氧化層厚度變化的曲線。器件尺寸90 nm時，當柵氧化層厚度從2.6 nm減薄至1.6 nm時，柵電流Ig提高了近6個數量級。根據圖5所示，可以得出：90 nm應變NMOS柵氧化層的厚度減薄的極限為2 nm，65 nm應變NMOS為1.55 nm，45 nm應變NMOS為1.3 nm。

圖5 (a)閾值電壓(b)漏電流(c)柵電流隨柵氧化層厚度的變化

圖6為溝道中張應力隨著應力薄膜淀積次數以及厚度的變化曲線圖。本征應力設定為1 GPa，由圖6(a)可知，溝道中的張應力隨著淀積次數(times)的增加而逐漸提高。在溝道中心處，times=1時和times=60時，張應力值分別為251.1 MPa和150.7 MPa，應力大小提高了67%。此外，可看出當淀積次數大于20次，溝道應力值隨著times的增加而緩慢增加，最后趨于飽和。由圖6(b)可知溝道內的張應力隨著張應力膜厚度(thickness)的增加逐漸增大。當thickness=5 nm和thickness=100 nm時，溝道中心張應力分別為32.4 MPa和246.5 MPa，數值上增加了214.1 MPa，提高了近6.5倍；當thickness從100 nm增加到400 nm時，溝道中心的張應力提高至277 MPa，增加了30.5 MPa，增幅只有0.12倍。整體呈現出的變化趨勢為：當thickness<100 nm時，溝道應力迅速增大，然而當thickness>100 nm時，溝道張應力增大趨勢變緩，最終趨于飽和。因此，通過分析可得知應力薄膜淀積次數以及厚度的持續(xù)增加并不會引起溝道應力的繼續(xù)提高，同時考慮到繼續(xù)增大薄膜的淀積次數和厚度只會增加工藝的復雜度以及成本。因此將氮化硅張應力膜淀積次數控制在約20次以及淀積厚度控制在100 nm是合理的。

圖6 應力分布隨著SiN張應力膜淀積次數以及厚度的變化關系

圖7分別為90 nm，65 nm和45 nm的單軸應變Si納米NMOS器件轉移特性曲線和輸出曲線。所加柵電壓和漏電壓均為1.2 V，SiN張應力膜的本征應力為1 GPa。對于90 nmNMOS器件，加應力前后飽和漏電流增幅比為26.8%；對于 65 nmNMOS器件，加應力前后飽和漏電流增幅為28.7%；對于45 nmNMOS器件，加應力前后飽和漏電流增幅為29.9%。此外，90 nm、65 nm和45 nm應變后Ioff_sat分別為10 nA，87 nA和105 nA，保持了良好的電流開關比。

圖7 優(yōu)化后的單軸應變Si納米NMOS器件轉移和輸出特性

4 結束語

本文主要利用Sentaurus TCAD軟件對氮化硅薄膜在MOS器件溝道中引入應力的機理進行分析以及對應變器件的結構參數進行優(yōu)化，進一步使提高了器件的電學性能，并且提出了相對優(yōu)化的單軸應變Si納米NMOS器件。結果顯示，90 nm、65 nm、45 nm的單軸應變Si納米NMOS器件柵氧化層的厚度減薄的極限分別為2 nm，1.5 5nm，1.3 nm，同時3個特征尺寸下，最優(yōu)氮化硅薄膜厚度和淀積次數分別為100 nm和20次。仿真模擬90 nm 、65 nm、45 nm 應變NMOS驅動電流相對常規(guī)器件分別提升了 26.8% 、28.7% 和 29.9%。利用Sentaurus TCAD軟件仿真分析，為小尺寸單軸應變Si NMOSFET器件制造工藝提供了參考。