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0 引言

高速電路的不斷發(fā)展使得電子設備的時鐘頻率早已邁向了GHz的時代，對于絕大多數(shù)電子產品來說，當時鐘頻率超過100 MHz時，信號傳輸過程中產生的干擾問題就不能被忽略了。由于差分信號具有對外部干擾高度免疫性的優(yōu)點，被廣泛應用于電路設計中。電路板尺寸的減小，布線密度的增加、傳輸速率的提高，使信號完整性問題已經成為電路設計中必要環(huán)節(jié)之一，如何處理高速電路產生的問題成為設計過程中的關鍵[1]。ADV7390高速視頻編碼器容易受到噪聲、電磁干擾等因素的影響而產生異?，F(xiàn)象，如顏色異常、音色失真等問題，為了減小串擾、過沖、地彈噪聲等干擾對信號傳輸過程中的影響，在遵循PCB布線原則和元器件的布局規(guī)則的前提下，還需要對系統(tǒng)采取必要的措施和改進[2]。以ADV7390高速視頻編碼器為基礎對其進行了仿真研究，對其中的關鍵信號線進行了系統(tǒng)地討論分析，在此基礎上對其重要結構做了進一步驗證和優(yōu)化。

1 ADV7390編碼器原理

圖1 視頻編碼系統(tǒng)原理框圖

ADV7390采用32引腳LFCSP封裝，屬于低功耗、高速、高度集成數(shù)模視頻編碼器，此編碼器針對低功耗操作進行了優(yōu)化，尺寸較小，能夠將來自于CMOS設備傳輸?shù)?位視頻數(shù)據快速轉換為標準模擬基帶視頻信號。其原理如圖1所示。由于此系統(tǒng)信號傳輸關系較為復雜，若對整板每一路傳輸線都進行分析，過于繁瑣且沒有必要，所以選擇了易產生干擾且易受到其它信號源干擾的關鍵網絡進行研究。尋找關鍵網絡信號可通過Hyperlynx自帶的“Board Wizard”板級向導功能，通過對整塊板進行快速地掃描和高效地處理，給出 網絡警告信息報告從而判斷關鍵網絡；也可根據分析元器件的上升下降沿速率、工作頻率、走線方式和走線長度來判斷關鍵網絡。結合板級向導與理論分析可知，此系統(tǒng)中高速信號集中于可編程時鐘與時鐘分配的傳輸線上，由此判斷出關鍵網絡的具體位置。

2 傳輸線耦合理論

傳輸線之間產生的耦合一般分為容性耦合和感性耦合，低耦合理論認為當耦合系數(shù)k≤0.316時不會產生二次耦合，此系統(tǒng)滿足低耦合理論。由于互耦電容的存在，動態(tài)線上產生的位移電流耦合至靜態(tài)線并向兩端傳輸，根據Kirchhoff電流定律得出[3]

(1)

式中,Z0為網絡特性阻抗；Cm為傳輸線單位長度耦合電容大??；Vs為動態(tài)線上電壓；Δx為耦合傳輸線長度。由于Vb=Vf，代入式(1)中，推導出對于長度為d的傳輸線，靜態(tài)線上容性耦合產生的遠端串擾為

(2)

同樣根據Kirchhoff電流定律可以得出靜態(tài)線上感性耦合產生的遠端串擾為

(3)

式中,Lm為傳輸線單位長度互耦電感的大小，由于容性耦合和感性耦合產生遠端串擾的極性相反，可以得出傳輸線上總遠端串擾為

(4)

分析式(4)可知，傳輸線上的遠端串擾為脈寬很小的脈沖信號，其串擾的大小與網絡特性阻抗、傳輸線單位長度的電容、電感、耦合線長度等因素相關，且與耦合線長度成正比。在對傳輸線上的串擾耦合進行抑制時，可在這幾方面采取抑制措施。

3 信號串擾仿真分析

3.1 等效電路模擬分析

串擾是信號在傳輸線上傳導時，相鄰傳輸線之間產生的互容和互感效應而引發(fā)的噪聲干擾。在設計高速PCB時，串擾現(xiàn)象是非常普遍的，同時也是影響信號完整性的主要因素之一。大規(guī)模的串擾會影響電路的傳輸特性，包括特性阻抗、傳輸速率、信號失真等問題。一般的信號串擾是由多種因素引發(fā)的，如疊層厚度、布線間距、平行線長度、端接技術等[4]。對此建立了雙傳輸線模型如圖2所示，圖中傳輸線TL1和TL2分別為攻擊線和受害線，接收端和驅動端均為電壓值3.3 V的高速CMOS模型，設置其基本參數(shù)為：走線長度12 cm，線寬102 μm，布線間距178 μm，介電常數(shù)4.0。其層疊結構如圖3所示，兩路傳輸線均布置于統(tǒng)一耦合區(qū)域InnerSignal層。

圖2 雙傳輸線模型

圖3 PCB層疊結構設計

為了更直接地觀察受害線受到串擾影響的干擾程度，將受害線的驅動端設置為恒低電平，且僅在受害線的驅動端U3.1和接收端U4.1處放置探針進行觀測，對模型進行仿真運行，得到如圖4所示的TL2傳輸線信號波形，由圖可知，由于受到攻擊線的串擾影響，使兩條傳輸線產生了耦合效應，致使傳輸線TL2上的信號產生了很大的波動，最大值將近500 mV，如此大的干擾在實際過程中是不能忽略的。過程中由于能量傳輸損耗，致使波形隨時間變化逐漸趨于平緩。

改變二者的布線間距，根據“3W”設計規(guī)則，即線間距應為線寬的3倍以上，將布線間距由原始178 μm修改為356 μm，再次運行仿真，得到如圖5所示的波形圖，發(fā)現(xiàn)增大布線間距后的信號干擾明顯降低，優(yōu)化后接收端U4.1的干擾電壓的最大值約為200 mV，但依舊高于設計要求值40 mV，需要進行進一步優(yōu)化。

圖4 TL2傳輸線信號

圖5 線間距優(yōu)化前后對比

修改模型層疊厚度。將InnerSignal相鄰上下層介質厚度減小一半，由原來的0.7 mm修改為0.35 mm，運行仿真，得到如圖6所示波形圖。圖中可以看出，減小介質厚度后接收端U4.1的信號改善明顯，由起初的串擾峰值200 mV降至50 mV左右。在此基礎上，運行端接向導功能，向導給出端接建議阻值，在攻擊線TL1傳輸線與IC元件U1.1之間串接建議阻值75 Ω的電阻，再次運行程序，仿真結果如圖7所示。由于對攻擊線進行了端接，凈化了其傳輸信號，使得對周圍傳輸線的干擾影響大大降低。分析圖7可知，端接優(yōu)化后，接收端U4.1最大串擾值僅為18 mV，滿足設計需求。

圖6 介質厚度優(yōu)化前后對比

圖7 端接優(yōu)化前后對比

3.2 PCB板級串擾分析

通過分析此PCB中傳輸速率、工作頻率、走線長度等因素,從而判斷，關鍵網絡位于可編程時鐘和時鐘分配之間的傳輸線上[5]。將耦合電壓設置為50 mV，即與關鍵網絡之間產生的串擾值大于50 mV的傳輸線均視為攻擊網絡。為了使波形更加清晰精準，將關鍵網絡設置恒為低電平觀察其受影響程度。運行仿真，得到如圖8所示的串擾網絡。圖中實線部分為關鍵網絡傳輸線CLK，兩條虛線表示兩路攻擊網絡DSR和RTS，圖中虛線框部分表示三者之間產生串擾耦合的區(qū)域，說明此處產生的耦合電壓值已超過設定值50 mV。

圖8 耦合電壓40 mV時的串擾信號

對圖8中參數(shù)進行設置，將關鍵網絡CLK的驅動端U1.AD5設置為靜態(tài)，設置攻擊網絡的驅動端U1.AD10和U1.AK8為“CMOS”模型，運行仿真得到如圖9所示的波形圖。由圖可知，關鍵網絡CLK已設置為靜態(tài)，但由于受到附近攻擊網絡1、2的影響產生了串擾效應，引發(fā)了網絡CLK在零電壓上下的波動，波動峰值超過了100 mV。根據端接向導的建議阻值，在此情況下對攻擊網絡1、2的驅動端分別串接了100 Ω和150 Ω的電阻，再次運行仿真，結果如圖10所示。圖中分別為采取端接電阻措施前后關鍵網絡CLK的波形，對比兩波形可以發(fā)現(xiàn)，端接優(yōu)化后其信號波動明顯降低，波形最大值僅為37 mV左右。

圖9 優(yōu)化前信號串擾波形

圖10 優(yōu)化前后CLK接收端信號對比

4 差分信號分析

4.1 差分對理論

差分對是通過兩條完全互補的信號線驅動，差分對可以很好地避免噪聲干擾并提高信噪比，可以利用相反的磁場極性來抵消外界的電磁干擾，但對布線有較高要求，兩條傳輸線必須始終平行，且長度完全相同。假設傳輸線1、2的特性阻抗分別為Z11和Z22，電流分別為I1和I2，耦合常數(shù)為C1、C2，根據歐姆定律，可得出兩傳輸線的電壓為[6]

(5)

當傳輸線間距較近時，則阻抗Z11=Z22=Z0，I1=-I2，C1=C2=C，可得到其差分阻抗為

Zdiff=2V1/I1=2Z0(1-C)

(6)

分析上式可知，當傳輸線間距較小時，差分對的特性阻抗比單個傳輸線對地阻抗的2倍小，且差分信號線的間距越小，它們之間的耦合能力越強，抵抗外界干擾能力越強。

4.2 差分傳輸線仿真

時鐘差分對傳輸線傳輸速率高，對阻抗匹配有較高要求。對時鐘差分對阻抗的有效控制，能保證元器件連接之間信號內部轉換的正確性[7]。通過理論計算得到差分阻抗為110 Ω，以此來指導差分布線。在不考慮過孔影響的情況下，差分對布線間距為200 μm，由式(5)和式(6)可知，可以通過改變布線間距去改變差分阻抗值。為了驗證理論計算的正確性，設計了3種不同的布線間距，分別為100 μm、200 μm、400 μm，三者對應的差分阻抗分別為158 Ω、113 Ω、74 Ω。

為了更為直觀和準確地分析3種情況，通過眼圖觀測波形?！把邸睆堥_的大小表示信號失真的程度，直觀地反映了碼間串擾的強弱、噪聲影響以及信號傳輸?shù)膬?yōu)劣，眼寬越大，抖動越小，則信號越好。設置眼圖參數(shù)：驅動Bit流為偽隨機碼“PRBS”，序列位數(shù)為6，Bit間隔1 ns，起始狀態(tài)為“Low”，抖動區(qū)域為高斯分布。運行仿真，結果如圖11所示。

表1為3種情況下的數(shù)據對比，通過觀察圖11和表1可知，當布線間距為200 μm，差分阻抗為113 Ω時，眼寬為3種情況下最寬，其值為873 ps，且隨機抖動最小，僅為75 ps，“眼”張開最大，表示其信號失真最小，信號完整性最好。其它兩種情況，信號傳輸情況均不太理想，宜采用差分阻抗為113 Ω的布線方式。

圖11 差分阻抗對信號的影響結果

表1 不同差分阻抗的數(shù)據對比

4.3 差分對場強分布結果

為了較為直觀地反映差分對的耦合特性和電場分布，利用ANsoft HFSS建立了等效差分對模型，設置其介質厚度為1.5 mm，介電常數(shù)為4.0，差分對線長7 cm，線寬102 μm，布線間距200 μm。計算得出差分阻抗110 Ω，輸入差分信號，運行仿真，結果如圖12、圖13所示的差模場強覆蓋圖，由圖12可知，由于差分信號相位差的影響，在差分對傳輸線的垂直切面方向形成了電壁—奇對稱軸，中間顏色較深區(qū)域表示電力線較為密集，耦合較強，差分對兩側越遠區(qū)域電場越弱。分析圖13矢量場強覆蓋圖可知，圖中磁針指向表示電力線方向，電力線從正電壓傳輸線出發(fā)回到了負電壓傳輸線。

圖12 差分場強覆蓋云圖

圖13 差分矢量場覆蓋圖

5 結論

本文主要對高速PCB的串擾和差分對等信號完整性問題進行了研究討論，基于ADV7390視頻編碼器，利用Hyperlynx建立了傳輸線等效模型并對實際布線后PCB中的關鍵信號線進行了串擾仿真分析，發(fā)現(xiàn)其信號傳輸過程中失真嚴重，針對此問題提出了具體優(yōu)化措施，通過修改介質厚度、布線間距和端接電阻等方式使信號質量得到了明顯改善。應用眼圖對比分析結果驗證了時鐘差分對傳輸線阻抗匹配的合理性，并利用ANsoft HFSS分析了差分對傳輸過程中的場強分布，為設計差分布線間距和差分走線方式提供了依據。結果表明，仿真分析對PCB的設計及優(yōu)化具有重要的指導作用，對其信號完整性分析有較為深遠的意義。

參 考 文 獻

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[3]張木水,李玉山.信號完整性分析與設計[M].北京：電子工業(yè)出版社，2010.

[4]張志偉. 高速互連總線結構中多平行傳輸線間的串擾分析與控制[J]. 計算機應用研究,2013,35(12):3729-3731+3734.

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