簡(jiǎn) 磊，陳瑩瑩

（四川大學(xué)錦江學(xué)院，四川眉山，620860）

基于FPGA的TIADC并行采樣系統(tǒng)設(shè)計(jì)

簡(jiǎn) 磊，陳瑩瑩

（四川大學(xué)錦江學(xué)院，四川眉山，620860）

介紹一種基于多片ADC的時(shí)間交替并行采樣設(shè)計(jì)方法以及在FPGA平臺(tái)上的實(shí)現(xiàn)。著重闡述TIADC并行采樣的增益誤差、時(shí)間誤差校正算法及實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明，TIADC并行數(shù)據(jù)采集系統(tǒng)的結(jié)構(gòu)設(shè)計(jì)和預(yù)處理算法，能較好抑制因相位偏移、時(shí)鐘抖動(dòng)等造成的非均勻誤差。

TIADC并行采樣技術(shù)；時(shí)間非均勻誤差；Farrow結(jié)構(gòu)；AD9224；FPGA

0 引言

為適應(yīng)現(xiàn)代測(cè)試的需求，對(duì)復(fù)雜、寬帶信號(hào)進(jìn)行快速、精確的采集，要求測(cè)試儀器同時(shí)具有高采樣速率和高采樣精度。但受ADC模數(shù)變換芯片發(fā)展水平的限制，現(xiàn)有的單片ADC已不能同時(shí)滿足這樣的要求。用多片 ADC 時(shí)間交替（Time-interleaved ADC, TIADC）并行采樣技術(shù)是提高系統(tǒng)采樣速率和采樣精度的一種有效方法。

1 基本理論

TIADC并行采樣技術(shù)可分為時(shí)分多路并行采樣和頻分多路并行采樣兩種方式。時(shí)分多路并行采樣原理是采用多片低采樣速率的ADC進(jìn)行并行采樣，經(jīng)過(guò)數(shù)據(jù)處理實(shí)現(xiàn)高的采樣速率。圖1為TIADC并行采樣系統(tǒng)的工作原理圖。

圖1 TIADC并行采樣系統(tǒng)工作原理圖

各通道ADC并行逐次采樣，采樣數(shù)據(jù)經(jīng)排序合并之后，可達(dá)到單通道ADC采樣速率的M倍效果，即使得采樣系統(tǒng)同時(shí)實(shí)現(xiàn)高采樣速率和高采樣精度的要求。

1.1 TIADC并行采樣引起的非均勻誤差及校正

在實(shí)際應(yīng)用中，各路ADC的不一致性會(huì)引入非均勻誤差，使得被采樣信號(hào)很難無(wú)失真地恢復(fù)。這就需要對(duì)系統(tǒng)的非均勻誤差進(jìn)行校正。TIADC并行采集系統(tǒng)中非均勻誤差主要有時(shí)間誤差、增益誤差和偏置誤差三種，帶來(lái)的后果是導(dǎo)致采樣信號(hào)波形的失真。時(shí)間誤差是由時(shí)鐘抖動(dòng)或者電路布局布線等原因造成時(shí)鐘到達(dá)每片ADC的時(shí)刻不能完全相同產(chǎn)生的。增益誤差是由于ADC芯片增益或者信號(hào)調(diào)理通道增益不一致導(dǎo)致的。偏置誤差：系統(tǒng)中各路ADC的對(duì)地基準(zhǔn)電平不一樣而引起的。

設(shè)TIADC并行釆集系統(tǒng)k通道同時(shí)存在三種誤差，則釆樣序列為：

式中g(shù)k是增益誤差、ok是偏置誤差、?tk是時(shí)間誤差。對(duì)應(yīng)的采樣序列頻譜為：

從（2）式中可以看到，要從非均勻采樣信號(hào)恢復(fù)均勻采樣信號(hào)的頻譜，應(yīng)先從每路ADC的采樣序列xk(n)中減去偏置誤差ok，根據(jù)gk做增益誤差校正，然后通過(guò)每路通道對(duì)應(yīng)的全通濾波器進(jìn)行時(shí)間誤差校正。其校正公式：

在本設(shè)計(jì)中各路ADC芯片采用同一基準(zhǔn)電壓即可以忽略偏置誤差。增益誤差可通過(guò)DFT變換來(lái)校準(zhǔn)。以第一路ADC通道的增益g0為校正的起始標(biāo)準(zhǔn)，則第k路通道的相對(duì)增益誤差為，得到經(jīng)過(guò)增益誤差校正的輸出信號(hào)為：

本設(shè)計(jì)采用一種基于Farrow結(jié)構(gòu)的FIR分?jǐn)?shù)時(shí)延濾波器來(lái)校正時(shí)間誤差。該結(jié)構(gòu)使可變時(shí)間延遲因子與用多個(gè)并行的子濾波器相乘，從而逼近FD濾波器的理想響應(yīng)[2]。FD濾波器是通過(guò)數(shù)字濾波的方法重構(gòu)采樣序列，實(shí)現(xiàn)信號(hào)的分?jǐn)?shù)時(shí)延。

首先根據(jù)分?jǐn)?shù)時(shí)延濾波器設(shè)計(jì)方法設(shè)計(jì)出不同的分?jǐn)?shù)時(shí)延rk對(duì)應(yīng)的一組濾波器系數(shù)；然后用多項(xiàng)式來(lái)近似所求得濾波器系數(shù)，得到相應(yīng)的多項(xiàng)式的系數(shù)。例如：假設(shè)用N階FIR濾波器逼近h(n,d)，即傳輸函數(shù)為：

利用N階多項(xiàng)式逼近每個(gè)濾波器的系數(shù)，即：

即將z?n按泰勒級(jí)數(shù)展開(kāi)后取前p 項(xiàng)，其中Cm(z),m=0,1,???,p?1是Farrow結(jié)構(gòu)中各子濾波器的傳輸函數(shù)。據(jù)此可得如圖2所示Farrow結(jié)構(gòu)的分?jǐn)?shù)時(shí)延濾波器結(jié)構(gòu)圖。

圖2 分?jǐn)?shù)時(shí)延濾波器結(jié)構(gòu)圖

圖3 ADC電路

圖4 分?jǐn)?shù)時(shí)延濾波器設(shè)計(jì)原理圖

2 系統(tǒng)設(shè)計(jì)

2.1信號(hào)調(diào)理及ADC電路

采用VCA810設(shè)計(jì)前級(jí)放大電路，通過(guò)密封式滑動(dòng)變阻器R8實(shí)現(xiàn)輸出電壓控制動(dòng)態(tài)范圍從-40dB到40dB。設(shè)計(jì)采用兩片12位的AD9226設(shè)計(jì)ADC通道電路，通過(guò)FPGA核心模塊板來(lái)完成對(duì)雙路AD轉(zhuǎn)換的時(shí)序控制、數(shù)據(jù)的實(shí)時(shí)處理。

2.2分?jǐn)?shù)時(shí)延濾波器

Design and Implementation of Parallel Acquisition System Based on TIADC and FPGA

Jian Lei, Chen Yingying
（Jinjiang College, Sichuan University, Meshan Sichuan,620860）

The design method of a acquisition system based on multi-chip ADC times-interleaved parallel sampling technology and its realization on FPGA platform are introduced. The time non-uniform error and gain non-uniform error correction algorithm of time-interleaved parallel sampling system, and the realization of correction algorithm in hardware are emphasized. Test results indicate that the structural design of the time-interleaved parallel sampling system and the error correction algorithm can suppress the non-uniform error, which is caused by phase deviation and clock dithering.

TIADC parallel sampling techniques; time non-uniform error;farrow structure; AD9224;FPGA

圖5 校正前采樣信號(hào)頻譜圖

四川大學(xué)錦江學(xué)院校級(jí)科研基金項(xiàng)目，項(xiàng)目編號(hào)：QJ140504