王仁平，陳群超，江浩，李凡陽

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數(shù)字集成電路課程設(shè)計(jì)改革與創(chuàng)新

王仁平[1]，陳群超，江浩，李凡陽

（福州大學(xué) 物理與信息工程學(xué)院，福建 福州 350108）

以數(shù)字集成電路課程設(shè)計(jì)為例，將緊密結(jié)合學(xué)科前沿和實(shí)際工程的項(xiàng)目——帶復(fù)位信號(hào)D觸發(fā)器標(biāo)準(zhǔn)單元庫設(shè)計(jì)引入課程設(shè)計(jì)．讓學(xué)生綜合應(yīng)用先修課程所學(xué)的理論、EDA工具和實(shí)踐經(jīng)驗(yàn)，進(jìn)行原理圖設(shè)計(jì)、仿真和優(yōu)化，版圖設(shè)計(jì)與驗(yàn)證，標(biāo)準(zhǔn)單元表征和Lef文件提取等較全面工程設(shè)計(jì)訓(xùn)練，為他們未來接觸實(shí)際工程奠定良好的基礎(chǔ)．通過該課程設(shè)計(jì)，激發(fā)學(xué)生的設(shè)計(jì)興趣和熱情，培養(yǎng)了學(xué)生工程實(shí)踐能力與創(chuàng)新能力，取得了很好的效果．

標(biāo)準(zhǔn)單元庫；版圖設(shè)計(jì)與驗(yàn)證；單元表征；工程實(shí)踐

數(shù)字集成電路是微電子學(xué)科一門專業(yè)性很強(qiáng)的課程，把數(shù)字集成電路設(shè)計(jì)中數(shù)字電路、數(shù)字系統(tǒng)和設(shè)計(jì)方法三者有機(jī)結(jié)合起來[1]．?dāng)?shù)字集成電路課程設(shè)計(jì)安排在大四上學(xué)期，共36學(xué)時(shí)，培養(yǎng)方案要求本課程設(shè)計(jì)既要緊密結(jié)合學(xué)科前沿，又要讓學(xué)生融合先修課程所學(xué)到的知識(shí)點(diǎn)“串連”起來，形成有機(jī)的整體．能對(duì)學(xué)生進(jìn)行較全面的工程設(shè)計(jì)訓(xùn)練，為畢業(yè)設(shè)計(jì)打下良好的基礎(chǔ)，也為學(xué)生接觸實(shí)際工程奠定基礎(chǔ)．因此，應(yīng)對(duì)本課程設(shè)計(jì)實(shí)踐教學(xué)環(huán)節(jié)進(jìn)行改革和創(chuàng)新來激發(fā)學(xué)生設(shè)計(jì)興趣和熱情，培養(yǎng)學(xué)生的工程實(shí)踐能力與創(chuàng)新能力．

隨著集成電路規(guī)模的不斷增大，在數(shù)字集成電路設(shè)計(jì)過程中越來越離不開EDA工具．但大學(xué)生在校期間學(xué)習(xí)的每一門課程都是單一的EDA設(shè)計(jì)工具，如果不引導(dǎo)學(xué)生綜合應(yīng)用學(xué)過的EDA工具解決具體工程問題，學(xué)生就很難靈活運(yùn)用和掌握這些EDA工具間的銜接關(guān)系．因此，經(jīng)過充分討論和合理選題，決定本課

程設(shè)計(jì)采用一個(gè)實(shí)際工程項(xiàng)目：帶復(fù)位信號(hào)D觸發(fā)器標(biāo)準(zhǔn)單元庫設(shè)計(jì)．標(biāo)準(zhǔn)單元庫設(shè)計(jì)的建庫流程和綜合應(yīng)用三大IC設(shè)計(jì)軟件公司的EDA工具見圖1．課程設(shè)計(jì)內(nèi)容要求：查閱手冊(cè)和資料，熟悉標(biāo)準(zhǔn)和規(guī)范，原理圖設(shè)計(jì)、仿真和優(yōu)化，版圖設(shè)計(jì)與驗(yàn)證，標(biāo)準(zhǔn)單元表征和Lef文件提取等[2-3]．

圖1 標(biāo)準(zhǔn)單元庫建庫流程

1 電路圖設(shè)計(jì)和仿真

要求學(xué)生回顧模擬電路、數(shù)字電路、 數(shù)字集成電路、Hspice程序設(shè)計(jì)和模擬集成電路等課程中學(xué)到的知識(shí)．根據(jù)設(shè)計(jì)要求自己查找相關(guān)資料并選擇相應(yīng)的電路結(jié)構(gòu)，如選擇數(shù)字集成電路課程中的靜態(tài)存儲(chǔ)器結(jié)構(gòu)，還需要進(jìn)行創(chuàng)新，考慮如何添加復(fù)位信號(hào)[4]．同時(shí)書本中的D觸發(fā)器原理圖沒有相應(yīng)的管子尺寸等信息，需要按SMIC 0.18 μm的PDK和數(shù)字集成電路課程中電路性能優(yōu)化等來設(shè)計(jì)管子，并進(jìn)行仿真優(yōu)化達(dá)到設(shè)計(jì)要求．這部分可訓(xùn)練學(xué)生使用Cadence的IC5141原理圖設(shè)計(jì)軟件Composer-Schematic或Synopsys的Hspice軟件對(duì)電路進(jìn)行設(shè)計(jì)并仿真，同時(shí)掌握電路性能優(yōu)化方法來計(jì)算和優(yōu)化各管子尺寸．帶復(fù)位信號(hào)D觸發(fā)器參考原理圖（見圖2）．對(duì)該電路進(jìn)行仿真，對(duì)器件參數(shù)進(jìn)行優(yōu)化達(dá)到性能和功耗等要求．

圖2 寄存器原理圖

2 版圖設(shè)計(jì)、驗(yàn)證和抽取

充分應(yīng)用集成電路版圖設(shè)計(jì)課程中學(xué)到的知識(shí)和技能，熟練使用Cadence的IC5141版圖設(shè)計(jì)工具Virtuose，并將Mentor公司的Calibre軟件集成在Cadence公司的Icfb中，從而方便進(jìn)行設(shè)計(jì)規(guī)則檢查（DRC）、電氣規(guī)則檢查（ERC）驗(yàn)證、版圖與原理圖一致性檢查（LVS）和寄生參數(shù)抽?。≒EX）[5]．

對(duì)于標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)，不僅要符合SMIC0.18 μm工藝各種設(shè)計(jì)規(guī)則約束如最小線寬、最小間距、最小包圍和最小延伸等，又要滿足工藝條件約束，如固定標(biāo)準(zhǔn)單元高度，最小寬度整數(shù)倍的寬度，所有輸入輸出端口需滿足網(wǎng)格式布線要求．同時(shí)要滿足半網(wǎng)格單元尺寸和半尺寸設(shè)計(jì)規(guī)則來實(shí)現(xiàn)對(duì)單元的連接等，帶復(fù)位信號(hào)D觸發(fā)器的參考版圖見圖3．

圖3 帶復(fù)位信號(hào)D觸發(fā)器的參考版圖

版圖驗(yàn)證是對(duì)自己設(shè)計(jì)的版圖是否符合設(shè)計(jì)規(guī)則，是否和原理圖一致，是否存在軟連接等問題．版圖驗(yàn)證要進(jìn)行DRC驗(yàn)證、ERC驗(yàn)證和LVS驗(yàn)證等３種驗(yàn)證[6]．DRC驗(yàn)證是指在版圖的設(shè)計(jì)過程中是否存在違背設(shè)計(jì)規(guī)則的情況；ERC驗(yàn)證是指在版圖器件的連接中是否存在著斷路、短路等其他違背電氣特性的情況；LVS驗(yàn)證是對(duì)設(shè)計(jì)的版圖與所設(shè)計(jì)的原理圖進(jìn)行比較，是否相符合．３種驗(yàn)證都會(huì)產(chǎn)生報(bào)告，對(duì)報(bào)告存在的錯(cuò)誤應(yīng)進(jìn)行修改．在修改的過程中可能會(huì)引起違反其他規(guī)則的錯(cuò)誤，因?yàn)榘l(fā)現(xiàn)這些錯(cuò)誤和改正它們是一個(gè)不斷重復(fù)的過程．DRC，ERC，LVS關(guān)系密切、互相影響，只有通過這３個(gè)檢驗(yàn)的設(shè)計(jì)結(jié)果，才能得到有效地保證設(shè)計(jì)版圖的正確性[7]．

通過驗(yàn)證后，運(yùn)用Calibre PEX工具對(duì)所設(shè)計(jì)版圖的寄生參數(shù)進(jìn)行提取，產(chǎn)生的網(wǎng)表輸出可選Hspice，SPEF，SPECTRE等．由于采用Synopsys的NCX工具進(jìn)行單元表征，NCX工具要求Hspice格式的網(wǎng)表和寄生參數(shù)，因此輸出選用Hspice格式．然后編寫庫模板和帶復(fù)位信號(hào)D觸發(fā)器單元模板，用NCX工具會(huì)自動(dòng)產(chǎn)生測試文件并產(chǎn)生仿真數(shù)據(jù)和波形．如果后仿真性能不滿足要求，則要求要重新設(shè)計(jì)原理圖或重新選擇器件參數(shù)或重新設(shè)計(jì)版圖．

3 單元表征

Cell characterization（單元表征）是一個(gè)用模擬仿真器仿真標(biāo)準(zhǔn)單元以提取為其他工具所能理解的時(shí)序、功率和噪聲等信息的過程[8]．在可測性設(shè)計(jì)課程中掌握的Synopsys綜合工具DC和數(shù)字集成電路CAD課程中掌握的Synopsys后端版圖設(shè)計(jì)工具IC Compiler中都必須用表征過的標(biāo)準(zhǔn)單元庫．單元表征的標(biāo)準(zhǔn)格式稱為Libraty，通常用.lib作為文件的擴(kuò)展名．組合邏輯單元只有輸出端才有延時(shí)信息，輸出端延時(shí)信息相對(duì)于輸入端輸入斜率和輸出電容變化而變化．時(shí)序單元一般由時(shí)鐘信號(hào)驅(qū)動(dòng)，用setup（建立），hoid（保持）時(shí)間，傳播延時(shí)及上升、下降時(shí)間等來表征．對(duì)于這部分內(nèi)容，由于時(shí)間有限，提供給學(xué)生庫模板、單元模板和進(jìn)行單元表征的命令，讓學(xué)生了解庫模板和單元模板包含的內(nèi)容、編寫和修改方法[9]．在單元表征過程中會(huì)自動(dòng)調(diào)動(dòng)Hspice仿真器，并通過編寫的單元模板文件自動(dòng)形成測試內(nèi)容對(duì)帶復(fù)位信號(hào)D觸發(fā)器進(jìn)行后仿真，并提取和填寫表征參數(shù)，具體過程見圖4．可用波形視圖工具SX觀察Hspice仿真器產(chǎn)生波形[10]．

圖4 NCX提取和填寫表征參數(shù)過程

4 導(dǎo)出Lef文件

Cadence的Abstract Generator工具是實(shí)現(xiàn)版圖或者GDS到Lef文件的轉(zhuǎn)換，為后端布局布線工具服務(wù)，用于數(shù)字集成電路CAD課程中IC Compiler版圖設(shè)計(jì)工具．標(biāo)準(zhǔn)單元的Lef文件只對(duì)金屬層和pins感興趣，包括：cell的尺寸和類型、pins或者terminals的位置和block的堵塞等．將標(biāo)準(zhǔn)單元的Lef 文件抽取過程形成文檔，讓學(xué)生直接按步驟做．根據(jù)技術(shù)文檔中要求添加布局布線 Rulers，以及通孔和金屬層的定義，修改之后保存在techfile.cds文件中．然后進(jìn)入GUI 界面，選擇要操作的目標(biāo)庫，選中要操作的目標(biāo)dff，根據(jù)它的bin（組件箱）性質(zhì)為Core（內(nèi)核），將其移到Core中．操作流程一共有４步，Pin Step，Extract Step，Abstract Step，Verify，即可導(dǎo)出Lef文件（見圖5）．

圖5 導(dǎo)出Lef文件

5 結(jié)語

數(shù)字集成電路課程設(shè)計(jì)緊密結(jié)合學(xué)科前沿，促使學(xué)生綜合應(yīng)用先修課程所學(xué)的理論、EDA工具和實(shí)踐經(jīng)驗(yàn)，實(shí)現(xiàn)由知識(shí)、技能向工程應(yīng)用轉(zhuǎn)化．課程設(shè)計(jì)自從采用標(biāo)準(zhǔn)單元庫的全定制設(shè)計(jì)以來，學(xué)生興趣濃厚，反映良好，取得了較好效果．但數(shù)字集成電路課程設(shè)計(jì)的教學(xué)改革和創(chuàng)新還有大量工作需要不斷積極探索和研究，以適應(yīng)培養(yǎng)創(chuàng)新創(chuàng)業(yè)型本科人才需要．

[1] Jan M Rabeay，Anantha Chandrakasan．?dāng)?shù)字集成電路——電路、系統(tǒng)與設(shè)計(jì)[M]．北京：電子工業(yè)出版社，2012：171-431

[2] 陳剛，高博，龔敏．設(shè)計(jì)和表征一個(gè)65nm抗輻射標(biāo)準(zhǔn)單元庫[J]．電子與封裝，2013（6）：13-17

[3] Erikbrunvand．?dāng)?shù)字VLSI芯片設(shè)計(jì)——使用Cadence和Synopsys CAD工具[M]．周潤德，譯．北京：電子工業(yè)出版社，2009：124-150

[4] 王鑫華，李斌，鄒振杰．降低STI效應(yīng)的D觸發(fā)器標(biāo)準(zhǔn)單元設(shè)計(jì)[J]．計(jì)算機(jī)與網(wǎng)絡(luò)，2013，39（24）：61-64

[5] 石春琦，吳金，常昌遠(yuǎn)，等．LVS版圖驗(yàn)證方法的研究[J]．電子器件，2002，25（2）：165-169

[6] 方鑫，馮雙，唐鑫鑫，等．集成電路版圖設(shè)計(jì)課程教學(xué)研究[J]．高師理科學(xué)刊，2015，35（1）：83-83

[7] 齊俊瑋．集成電路版圖設(shè)計(jì)的技巧[J]．黑龍江科技信息，2014（19）：114-114

[8] 黃璐，王浩．一款驗(yàn)證標(biāo)準(zhǔn)單元庫功能與延遲測量的芯片[J]．中國集成電路，2014（6）：50-54

[9] 劉峰．CMOS集成電路后端設(shè)計(jì)與實(shí)戰(zhàn)[M]．北京：機(jī)械工業(yè)出版社，2015：97-153

[10] 陳鋮穎，尹飛飛，范軍．CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例——基于Hspice[M]．北京：電子工業(yè)出版社，2014：88-108

Reformation and innovation of course design for digital integrated circuits

WANG Ren-ping，CHEN Qun-chao，JIANG Hao，LI Fan-yang

（School of Physics and Information Engineering，F(xiàn)uzhou University，F(xiàn)ujian 350108，China）

The course design of digital integrated circuit will be exampled．The design of the standard cell library of the reset signal D trigger is introduced into this course，which will be closely integrated with the disciplines of the frontier and the practical engineering of the project．To make the students comprehensively apply the theories，EDA tools and practical experience，they can do the principle of design，simulation and optimization，layout design and verification， standard cell characterization and Lef file extraction and so on．These engineering trains will lay a good foundation for them to contact with the actual project in future．To stimulate students' interest and enthusiasm，and to cultivate the students' engineering practice ability and innovation ability will be achieved through the course design．The obtained result is better for the goal of the design course．

standard cell library；layout design and verification；cell characterization；engineering practice

TP302.2∶G642.0

A

10.3969/j.issn.1007-9831.2016.04.020

2015-12-25

國家自然科學(xué)研究項(xiàng)目（61501122）；福建省教育廳科學(xué)研究項(xiàng)目（JA13039）

王仁平（1972-），男，福建福清人，副教授，碩士，從事集成電路設(shè)計(jì)研究．E-mail：rpwang@fzu.edu.cn

1007-9831（2016）04-0074-04