周致+楊斌

摘 要：目前，在數(shù)字電路中應(yīng)用最為廣泛的是B碼和BCD碼，而作為人機(jī)交互的重要組成部分，BCD-B碼的轉(zhuǎn)換顯得尤為重要。進(jìn)制轉(zhuǎn)換方法有計(jì)數(shù)法、組合邏輯法和移位修正法等，本文將以三位BCD轉(zhuǎn)十位B碼為例，探討基于數(shù)字芯片的BCD-B碼的轉(zhuǎn)換問題。

關(guān)鍵詞：BCD-B；計(jì)數(shù)法；組合邏輯

一、引言

在數(shù)字電路中，最廣泛使用的進(jìn)制轉(zhuǎn)換方法有計(jì)數(shù)法、組合邏輯法和移位修正法等，轉(zhuǎn)換實(shí)現(xiàn)形式有軟件和硬件兩種。軟件形式雖然實(shí)現(xiàn)較為簡(jiǎn)單且可以節(jié)省資源，但轉(zhuǎn)換時(shí)間相對(duì)過長(zhǎng)；而基于硬件的轉(zhuǎn)換雖然增加了硬件數(shù)量，但轉(zhuǎn)換速度大為提高。[1][2][3]

二、基于計(jì)數(shù)法的BCD-B碼轉(zhuǎn)換

1.轉(zhuǎn)換原理

雖然B碼和BCD碼在進(jìn)制表示上不同，但對(duì)同一個(gè)數(shù)進(jìn)行表示時(shí)，其真值卻是相同。基于這個(gè)原理，利用加、減計(jì)數(shù)器，將待轉(zhuǎn)換的m組BCD碼輸入十進(jìn)制減法計(jì)數(shù)器組中，并將n位二進(jìn)制加法計(jì)數(shù)器組清零。然后，啟動(dòng)兩計(jì)數(shù)器組同步計(jì)數(shù)。當(dāng)減法計(jì)數(shù)器中的BCD值遞減為零時(shí)，停止計(jì)數(shù)，此時(shí)加法計(jì)數(shù)器中的累加值即為轉(zhuǎn)換后的B碼結(jié)果。

2.方法實(shí)現(xiàn)

BCD-B碼轉(zhuǎn)換采用計(jì)數(shù)法原理，主要包括減法計(jì)數(shù)器組、加法計(jì)數(shù)器組、計(jì)數(shù)脈沖控制、清零控制、置數(shù)脈沖控制和反饋控制等部分，其原理框圖如圖1所示。

本文選用同步十六進(jìn)制加/減計(jì)數(shù)器74LS191和同步十進(jìn)制加/減計(jì)器74LS190作為組成計(jì)數(shù)法加/減計(jì)數(shù)器組的主芯片，其功能表如表所示。

根據(jù)計(jì)數(shù)法原理進(jìn)行電路連接。由于三位BCD碼最大表示1001 1001 1001（999），所以減法計(jì)數(shù)器組的電路由三片74LS190采用異步十進(jìn)制方式級(jí)聯(lián)組成三位BCD碼的減法計(jì)數(shù)器。將三位BCD碼I10～I(xiàn)33分別并行輸入。計(jì)數(shù)開始后，74LS190開始減法計(jì)數(shù)，當(dāng)三片減法計(jì)數(shù)器中數(shù)值全部減為0后，輸出信號(hào)先后通過三個(gè)四輸入或非門和一個(gè)三輸入與門通過運(yùn)算產(chǎn)生保持信號(hào)，使計(jì)數(shù)器停止計(jì)數(shù)。

加法計(jì)數(shù)器組電路由三片74LS191采用異步二進(jìn)制級(jí)聯(lián)組成十位B碼的加法計(jì)數(shù)器。開始時(shí)計(jì)數(shù)器組首先清零，然后與減法計(jì)數(shù)器組在同一計(jì)數(shù)脈沖控制下進(jìn)行同步計(jì)數(shù)。當(dāng)減法計(jì)數(shù)器內(nèi)數(shù)值減為0時(shí)，接收保持信號(hào)，將置1，停止計(jì)數(shù)，此時(shí)輸出的B碼即為轉(zhuǎn)換結(jié)果。

3.電路分析

采用計(jì)數(shù)法構(gòu)成的BCD-B轉(zhuǎn)換電路原理簡(jiǎn)單，使用芯片數(shù)量中等，實(shí)現(xiàn)難度中等。但由于計(jì)數(shù)法轉(zhuǎn)換過慢，特別是在進(jìn)行較大BCD碼的轉(zhuǎn)換時(shí)耗時(shí)過長(zhǎng)，因此不具備轉(zhuǎn)換優(yōu)勢(shì)。

三、基于組合邏輯法的BCD-B碼轉(zhuǎn)換

1.轉(zhuǎn)換原理

將上述六組十位二進(jìn)制數(shù)依次累加，累加結(jié)果即為十位自然B碼。

2.方法實(shí)現(xiàn)

將十位二進(jìn)制數(shù)累加五次需要用五級(jí)十位全加器。然而，由于“0”與任何數(shù)相加都等于原數(shù)，在實(shí)際運(yùn)算過程中，某些位上的“0”可以不參與累加，只將非零位累加輸出。所以，五次累加只需用五級(jí)四位全加器便可實(shí)現(xiàn)，其原理框圖如圖2所示。

本文選用5片4位加法器74S283芯片作為主執(zhí)行單元，根據(jù)組合邏輯法原理進(jìn)行電路連接。輸入三組BCD碼按照“左移乘2”一般原理轉(zhuǎn)變?yōu)榱M變形十位B碼。其非零位即為原BCD碼各位上對(duì)應(yīng)的基數(shù)經(jīng)過移位產(chǎn)生。含“0”位因在累加過程中對(duì)實(shí)際結(jié)果不起作用，在實(shí)際累加時(shí)，某位與“0”的相加則轉(zhuǎn)變?yōu)樵撐恢苯虞敵?，參與下次累加或最終輸出。

3.電路分析

采用組合邏輯法構(gòu)成的BCD-B碼轉(zhuǎn)換電路，使用芯片數(shù)量最少，實(shí)現(xiàn)難度最低。而且在轉(zhuǎn)換過程中時(shí)序要求低，轉(zhuǎn)換速度在各轉(zhuǎn)換方法中最快，因此具有高性能。

四、結(jié)論

本文通過計(jì)數(shù)法和組合邏輯法兩種轉(zhuǎn)換方法實(shí)現(xiàn)了BCD-B碼的轉(zhuǎn)換。計(jì)數(shù)法原理簡(jiǎn)單，耗費(fèi)芯片數(shù)量中等，但轉(zhuǎn)換速度不一，對(duì)較大數(shù)進(jìn)行轉(zhuǎn)換時(shí)速度過慢，導(dǎo)致轉(zhuǎn)換效果不理想。而組合邏輯法耗費(fèi)芯片數(shù)量最少，轉(zhuǎn)換速度穩(wěn)定而且為最快，能夠較好地實(shí)現(xiàn)BCD-B碼的轉(zhuǎn)換。這兩種轉(zhuǎn)換方式各有優(yōu)缺點(diǎn)，希望能為BCD-B碼的轉(zhuǎn)換方式選擇提供參考。

參考文獻(xiàn)：

[1]清華大學(xué)電子學(xué)教研組編.數(shù)字電子技術(shù)基礎(chǔ)（第五版）[M].北京：高等教育出版社，2006：5.

[2]盧 毅，賴 杰.VHDL與數(shù)字電路設(shè)計(jì)[M].北京：科學(xué)出版社，2001.

[3]廖裕評(píng)，陸瑞強(qiáng).CPLD數(shù)字電路設(shè)計(jì)[M].北京：清華大學(xué)出版社，2001.