劉雪飛，馬鐵華，劉廷輝，尤文斌，崔　敏

(1.中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原　030051；2.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部實(shí)重點(diǎn)實(shí)驗(yàn)室，山西 太原　030051；3.中北大學(xué) 機(jī)電工程學(xué)院，山西 太原　030051)

?

高速?gòu)椵d記錄儀存儲(chǔ)技術(shù)研究

劉雪飛1,2，馬鐵華1,2，劉廷輝3，尤文斌1,2，崔敏1

(1.中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原030051；2.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部實(shí)重點(diǎn)實(shí)驗(yàn)室，山西 太原030051；3.中北大學(xué) 機(jī)電工程學(xué)院，山西 太原030051)

針對(duì)彈載記錄儀中NAND型Flash在負(fù)延時(shí)記錄時(shí)寫入速度低和可靠性差的問題，提出一種新型高速負(fù)延時(shí)存儲(chǔ)方法。在研究NAND型Flash存儲(chǔ)器存儲(chǔ)介質(zhì)訪問原理的基礎(chǔ)上，采用當(dāng)前成熟的高速率流水線存儲(chǔ)技術(shù)，設(shè)計(jì)了一種單通道雙控制總線的高速存儲(chǔ)結(jié)構(gòu)，解決了當(dāng)前具有負(fù)延時(shí)的彈載記錄儀存儲(chǔ)速度的瓶頸問題。以SOPC技術(shù)為基礎(chǔ)，將整個(gè)控制系統(tǒng)構(gòu)建在單片F(xiàn)PGA上提高可靠性。試驗(yàn)結(jié)果驗(yàn)證了該存儲(chǔ)體系結(jié)構(gòu)單通道寫入速度可達(dá)最高理論值40 MB/s，負(fù)延時(shí)容量、存儲(chǔ)總?cè)萘扛鶕?jù)要求可設(shè)置。

負(fù)延時(shí)；記錄儀；高速存儲(chǔ)；NAND Flash

彈載負(fù)延時(shí)記錄儀可以將發(fā)射前初始姿態(tài)數(shù)據(jù)有效地存儲(chǔ)，從而記錄了完整的彈道姿態(tài)測(cè)試數(shù)據(jù)，保證數(shù)據(jù)的連貫性和完整性。隨著航空電子技術(shù)的高速發(fā)展，分辨率和采樣率大幅提高，且要求記錄全程彈道姿態(tài)數(shù)據(jù)，這樣對(duì)彈載負(fù)延時(shí)記錄儀的寫入速度提出了更高的要求[1-2]。傳統(tǒng)彈載記錄儀受到Flash先擦后寫、擦寫速度慢的限制，采樣頻率為1 MHz，已不能滿足高速存儲(chǔ)要求[3-5]。多通道NAND Flash的并行流水機(jī)制接口與有效配置數(shù)據(jù)緩存相結(jié)合的方法提高速率需要所有Flash芯片擦除完成才開始存儲(chǔ)[6-7]。從閃存轉(zhuǎn)換層(Flash Translation Layer, FTL)層面出發(fā)去提高系統(tǒng)的存儲(chǔ)速率，硬件資源消耗大，設(shè)計(jì)難，可靠性低[8]。

針對(duì)上述問題，筆者在研究NAND型Flash存儲(chǔ)器存儲(chǔ)介質(zhì)訪問原理的基礎(chǔ)上，對(duì)當(dāng)前成熟的高速率流水線存儲(chǔ)技術(shù)進(jìn)行了改進(jìn)，設(shè)計(jì)了一種單通道雙控制總線的高速存儲(chǔ)結(jié)構(gòu)，以解決當(dāng)前彈載負(fù)延時(shí)記錄儀傳輸速率瓶頸問題。以SOPC(System On a Programmable Chip，SOPC)技術(shù)為基礎(chǔ)，將整個(gè)控制系統(tǒng)構(gòu)建在單片F(xiàn)PGA(Field Programmable Gate Array，F(xiàn)PGA)上提高可靠性。該結(jié)構(gòu)可以在不改變硬件結(jié)構(gòu)的基礎(chǔ)上，只更換NAND型Flash改變存儲(chǔ)容量，使該系統(tǒng)應(yīng)用范圍更廣。

1　系統(tǒng)總體方案設(shè)計(jì)

1.1系統(tǒng)結(jié)構(gòu)組成

彈載負(fù)延時(shí)記錄儀結(jié)構(gòu)組成如圖1所示，包括FPGA中心邏輯控制電路、數(shù)據(jù)采集接口電路、Flash存儲(chǔ)陣列、配置電路、讀數(shù)接口等。其中，在FPGA內(nèi)用硬件描述語(yǔ)言VHDL設(shè)計(jì)內(nèi)觸發(fā)、AD邏輯控制、數(shù)據(jù)編碼等功能；數(shù)據(jù)采集接口電路保證在有效地記錄被測(cè)信號(hào)的前提下不對(duì)被測(cè)信號(hào)造成任何干擾；Nios II軟核處理器是記錄儀核心控制器，控制與協(xié)調(diào)整個(gè)測(cè)試系統(tǒng)中各部分的協(xié)作與運(yùn)行；Flash存儲(chǔ)陣列用于存儲(chǔ)數(shù)據(jù)。

使用 Quartus II 工具中的Megawizard Plug_In Manager設(shè)置相應(yīng)的參數(shù)，構(gòu)建8 KB的內(nèi)部 FIFO 來緩存數(shù)字量，并采取半滿即讀的方式，即FIFO中存儲(chǔ)4 KB數(shù)據(jù)時(shí)，給出半滿標(biāo)志HF。使用嵌入在Quartus II工具中的SOPC Builder系統(tǒng)集成工具，從IP組件中定義和建立Nios II嵌入式系統(tǒng)。加入Nios II處理器時(shí)，設(shè)置進(jìn)入Nios系統(tǒng)模塊的時(shí)鐘頻率為50 MHz，Nios II處理器核的設(shè)置頁(yè)面如圖2所示。

Nios II軟核處理器具有3種處理器內(nèi)核：經(jīng)濟(jì)型內(nèi)核、標(biāo)準(zhǔn)型內(nèi)核和快速型內(nèi)核。本記錄系統(tǒng)設(shè)計(jì)選擇快速型內(nèi)核，擁有最高的程序執(zhí)行速度，提高記錄儀數(shù)據(jù)采集實(shí)時(shí)性。

將Nios II軟核處理器和功能模塊集成到同一個(gè)現(xiàn)場(chǎng)可編程邏輯陣列FPGA上，構(gòu)成一個(gè)可編程的片上系統(tǒng)，減少芯片使用數(shù)量，減小了電路板尺寸，提高了系統(tǒng)穩(wěn)定性。

1.2記錄儀負(fù)延時(shí)實(shí)現(xiàn)原理

將Flash存儲(chǔ)總?cè)萘糠譃?個(gè)單元來實(shí)現(xiàn)負(fù)延時(shí)功能。根據(jù)設(shè)計(jì)要求第1單元總?cè)萘吭O(shè)為C,上電后，處于等待觸發(fā)狀態(tài)，存儲(chǔ)器保持循環(huán)記錄在第1個(gè)單元，儲(chǔ)存的內(nèi)容不斷被擦除改寫；當(dāng)觸發(fā)信號(hào)生效時(shí)，測(cè)試電路模塊觸發(fā)，首先將觸發(fā)地址寫入第2單元預(yù)設(shè)存儲(chǔ)單元，數(shù)據(jù)開始轉(zhuǎn)向第2單元進(jìn)行順序記錄，當(dāng)數(shù)據(jù)記錄達(dá)到滿容量時(shí)記錄儀停止采集數(shù)據(jù)，進(jìn)入低功耗狀態(tài)，從而實(shí)現(xiàn)數(shù)據(jù)的負(fù)延時(shí)存儲(chǔ)[9-10]。負(fù)延時(shí)實(shí)現(xiàn)原理如圖3所示。

1.3讀數(shù)接口

讀數(shù)接口利用在Nios II系統(tǒng)中集成通用的UART內(nèi)核，通過RS-232協(xié)議與外部命令交互。將USB讀數(shù)Flash存儲(chǔ)器中的數(shù)據(jù)讀取至上位機(jī)，并通過VB編寫的上位機(jī)軟件顯示給用戶。

2　存儲(chǔ)器寫入速度研究

NAND 型Flash存儲(chǔ)器是一種非易失性存儲(chǔ)器，具有生產(chǎn)工藝簡(jiǎn)單、生產(chǎn)成本低、存儲(chǔ)密度大、功耗小及質(zhì)量輕等優(yōu)點(diǎn)，在電子設(shè)備中常用作數(shù)據(jù)存儲(chǔ)[11]。

本記錄系統(tǒng)存儲(chǔ)介質(zhì)選用三星公司的K9WBG08U1M存儲(chǔ)芯片，典型參數(shù)如表1所示。

表1　K9WBG08U1M存儲(chǔ)芯片的典型參數(shù)

K9WBG08U1M存儲(chǔ)芯片存儲(chǔ)操作、讀取操作基于頁(yè)為單位進(jìn)行，命令字、地址、數(shù)據(jù)在寫使能上升沿寫入。擦除操作以塊為單位進(jìn)行，其中1塊包含64頁(yè)。不需要外部干預(yù)自動(dòng)完成編程過程，但編程時(shí)間內(nèi)不能接收新的寫入命令。

2.1單平面操作

單平面操作即寫滿1頁(yè)后，芯片進(jìn)入自動(dòng)編程時(shí)間，完成編程操作后接著進(jìn)行寫下一頁(yè)操作。當(dāng)寫滿1塊后進(jìn)行塊擦除操作，完成擦除操作后，接著進(jìn)行寫操作。

數(shù)據(jù)加載1頁(yè)的峰值速度為

(1)

已加載的數(shù)據(jù)由緩沖區(qū)編程寫入到FlashMemory的時(shí)間為tPROG，頁(yè)編程周期由數(shù)據(jù)加載到Flash寫緩沖區(qū)和緊隨編程固化階段組成。負(fù)延時(shí)記錄儀存儲(chǔ)時(shí)需要擦除1塊寫1塊，則寫入FlashMemory的平均速度為

(2)

將表1的tPROG、tBERS、tWC代入式(2)得：

1.46MB/s≤v1≤2.27MB/s

即理論數(shù)據(jù)寫入速度在1.46～2.27MB/s之間。

2.2交替雙平面操作

交替雙平面操作基于芯片內(nèi)部不同平面可以單獨(dú)操作，能夠更好地利用頁(yè)編程時(shí)間。整個(gè)K9WBG08U1M存儲(chǔ)芯片分為片選chip#1和chip#2，每個(gè)片選有4個(gè)平面組成，定義chip#1的plane0和plane1為第0組,plane2和plane3為第1組，chip#2的plane0和plane1為第2組,plane2和plane3為第3組。當(dāng)對(duì)第0組進(jìn)行操作時(shí)，也可對(duì)其他3組分別執(zhí)行寫命令操作、寫地址操作和寫數(shù)據(jù)操作。交替雙平面操作嚴(yán)格按照這個(gè)分組執(zhí)行，時(shí)序圖如圖4所示。

由圖2可知，Nios II處理器指令執(zhí)行時(shí)間可達(dá)57 DMIPS，執(zhí)行指令的時(shí)間可以忽略不計(jì)，則單片F(xiàn)lash寫緩沖區(qū)、編程固化、交替雙平面擦除操作順序連續(xù)進(jìn)行,寫入Flash Memory的平均速度為

(3)

式中，t2為交替雙平面擦除時(shí)間，實(shí)測(cè)可得：

t2≈tBERS

(4)

將式(4)、表1的tPROG、tWC、tBERS代入式(3)得:

5.27 MB/s≤v2≤7.76 MB/s

即理論數(shù)據(jù)寫入速度在5.27～7.76 MB/s之間。

3　存儲(chǔ)體系結(jié)構(gòu)設(shè)計(jì)

3.1存儲(chǔ)結(jié)構(gòu)

流水線是指將一個(gè)串行執(zhí)行的任務(wù)分成若干可以順序執(zhí)行的且又相互關(guān)聯(lián)的子任務(wù)，不同子任務(wù)之間可以并行執(zhí)行的一種快速任務(wù)執(zhí)行機(jī)制[12]。

由K9WBG08U1M存儲(chǔ)芯片的典型參數(shù)可知,NAND Flash存儲(chǔ)器的編程時(shí)間一般在200～700 μs，但擦除1塊則需要1.5 ms左右。根據(jù)負(fù)延時(shí)實(shí)現(xiàn)原理和NAND Flash存儲(chǔ)結(jié)構(gòu)，需要執(zhí)行擦除1塊寫1塊的方法循環(huán)記錄數(shù)據(jù)。其中，塊擦除的存在很大程度上限制了Flash存儲(chǔ)器的寫入速度。為保證高速數(shù)據(jù)的完整可靠性，將高速率流水線存儲(chǔ)技術(shù)引入負(fù)延時(shí)記錄儀，隱藏擦除對(duì)存儲(chǔ)速度的影響，確保Flash在寫入數(shù)據(jù)前當(dāng)前塊必須擦除完成，處于就緒狀態(tài)，設(shè)計(jì)了雙控制總線存儲(chǔ)系統(tǒng)架構(gòu),如圖5所示。

與存儲(chǔ)器控制邏輯單獨(dú)連接。命令、地址、數(shù)據(jù)分時(shí)復(fù)用8條數(shù)據(jù)信號(hào)線。

上述雙控制總線存儲(chǔ)結(jié)構(gòu)不僅提高了存儲(chǔ)速度，而且降低了系統(tǒng)控制的復(fù)雜度。布電路板時(shí)，雙總線存儲(chǔ)結(jié)構(gòu)可以縮短PCB板上的數(shù)據(jù)連線長(zhǎng)度，減小數(shù)據(jù)與時(shí)鐘的相對(duì)位置，保證高速數(shù)據(jù)的可靠接收。

三星公司的NAND Flash存儲(chǔ)芯片封裝相同，容量不同。在不改變硬件結(jié)構(gòu)的基礎(chǔ)上，只需要通過修改軟件程序即可改變存儲(chǔ)總?cè)萘?、?fù)延時(shí)容量和存儲(chǔ)速度。

3.2流水線工作

系統(tǒng)上電后，先對(duì)第1組Flash存儲(chǔ)器第0塊進(jìn)行擦除，擦除完成后，使AD轉(zhuǎn)換器開始工作。此時(shí)切換控制總線對(duì)第2組Flash存儲(chǔ)器進(jìn)行操作，發(fā)送擦除命令給第2組存儲(chǔ)器第0塊，命令發(fā)送完成后，第2組Flash存儲(chǔ)器執(zhí)行內(nèi)部擦除過程。切換控制總線，檢測(cè)到半滿標(biāo)志HF后，開始流水線存儲(chǔ)數(shù)據(jù)，寫滿第1組存儲(chǔ)器第0塊后，切換到總線2，對(duì)第2組存儲(chǔ)器開始操作，此后交替進(jìn)行擦除與寫操作。存儲(chǔ)數(shù)據(jù)時(shí)空如圖6所示。

閃存的1頁(yè)數(shù)據(jù)寫滿后，即可進(jìn)行編程，切換到另一片進(jìn)行寫數(shù)據(jù)[13]。采用流水線方式寫入數(shù)據(jù)，彈載試驗(yàn)數(shù)據(jù)寫滿8塊所需時(shí)間為

T1=8×64×(4 096tWC+tRPOG)≈410.8 ms

(6)

留給每組閃存擦除的時(shí)間為

TBERS=T1?tBERS

(7)

由式(7)可以看出，寫滿當(dāng)前組8塊后，下一組Flash已經(jīng)處于就緒狀態(tài)可重新加載數(shù)據(jù)。

雙控制總線存儲(chǔ)結(jié)構(gòu)寫入速度v2由公式(8)求得：

(8)

將表1的tPROG和tWC代入式(8)得：v2≤40 MB/s，即雙控制總線存儲(chǔ)結(jié)構(gòu)寫入速度最高能達(dá)到40 MB/s。

4　試驗(yàn)結(jié)果

記錄系統(tǒng)設(shè)計(jì)完成后，在實(shí)驗(yàn)室對(duì)其進(jìn)行驗(yàn)證。利用信號(hào)發(fā)生器向記錄儀輸入頻率為50 kHz，最小幅值為60 mV，最大幅值為560 mV的正弦信號(hào)。記錄儀采樣頻率設(shè)置為20 MHz。為了便于觀察，將負(fù)延時(shí)存儲(chǔ)長(zhǎng)度設(shè)置為4 MB，觸發(fā)電平對(duì)應(yīng)數(shù)字值設(shè)置為1 792。通過USB接口將采集數(shù)據(jù)讀回分析，結(jié)果如圖7所示。

從上位機(jī)顯示結(jié)果可以讀出，正弦信號(hào)在一個(gè)周期內(nèi)橫坐標(biāo)Δx內(nèi)包含了200個(gè)點(diǎn)，縱坐標(biāo)Δy=802 bit。其中，Δx表示系統(tǒng)采樣頻率與被采信號(hào)比值的一半，縱坐標(biāo)中1 bit表示被采集信號(hào)的峰峰值為0.625 mV，可計(jì)算得讀取到存儲(chǔ)信號(hào)的頻率f，峰峰值Vp-p：

(9)

Vp-p=0.625×Δy=501.2 mV

(10)

由式(9)和(10)可知存儲(chǔ)的信號(hào)數(shù)據(jù)與信號(hào)源數(shù)值相符。

將正弦信號(hào)基線突發(fā)抬高模擬信號(hào)被觸發(fā)，信號(hào)滿足觸發(fā)條件后開始順序存儲(chǔ)第2個(gè)單元。由圖7可得觸發(fā)點(diǎn)的橫坐標(biāo)為2 097 600，縱坐標(biāo)為1 798.8。橫坐標(biāo)每個(gè)點(diǎn)由2個(gè)數(shù)據(jù)形成，共有2 097 600點(diǎn)，計(jì)算可得4 195 200，即負(fù)延時(shí)為4 MB。縱坐標(biāo)1 798.68大于觸發(fā)值1 792，系統(tǒng)觸發(fā)，之前為負(fù)延時(shí)。經(jīng)過試驗(yàn)驗(yàn)證，系統(tǒng)能夠準(zhǔn)確連續(xù)地采集信號(hào)。

5　結(jié)束語(yǔ)

筆者對(duì)Flash的固存技術(shù)進(jìn)行了研究，設(shè)計(jì)了一種雙控制總線存儲(chǔ)結(jié)構(gòu)，單通道寫入速度可達(dá)最高理論值40 MB/s。存儲(chǔ)總?cè)萘?、?fù)延時(shí)長(zhǎng)度可根據(jù)要求設(shè)置。該技術(shù)有效提高了存儲(chǔ)系統(tǒng)的存儲(chǔ)效率和可靠性，滿足了負(fù)延時(shí)記錄儀在彈載試驗(yàn)所需的要求,并可通過擴(kuò)展Flash陣列滿足更高速度和更大容量的存儲(chǔ)要求。對(duì)從事這方面研究和工作的人員有一定的參考價(jià)值。

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LI Yajuan,YOU Wenbin,YANG Yanmin,et al. Study on wireless monitoring of shock wave test system[J]. Control and Instruments in Chemical Industry, 2011，38(11)：1348-1350．(in Chinese)

The Research of High Speed Missile-borne Recorder Storage Technology

LIU Xuefei1，2，MA Tiehua1，2，LIU Tinghui3，YOU Wenbin1，2，CUI Min1

(1.National Key Laboratory for Electronic Measurement Technology, NUC, Taiyuan030051, Shanxi, China；2.Key Laboratory for Instrumentation Science & Dynamic Measurement,Ministry of Education, NUC, Taiyuan030051,Shanxi, China；3.College of Mechatronic Engineering, NUC, Taiyuan030051, Shanxi, China)

Aimed at the problem of low write speed and poor storage reliability of NAND flash in missile-borne recorder during negative delay recording, a new high-speed negative delay storage method is presented. On the basis of the study of the principle of access to the storage medium in NAND flash memory, the method of a currently mature technology of high-speed pipeline storage was adopted through the design of a high-speed structure of single channel dual bus control, which solved the bottleneck problem of storage speed of missile-borne recorder with negative delay. Based on SOPC (System On a Programmable Chip) technology, the whole control system was structured on a single FPGA (Field Programmable Gate Array) for the improvement of reliability. The test results show the write speed in the storage architecture of single channel could reach the highest theoretical value of 40MB/s. In the mean time, the negative delay capacity and the total storage capacity could be set according to the requirements.

negative delay; recorder; high-speed storage; NAND Flash

10.19323/j.issn.1673-6524.2016.02.006

2015-05-18

山西省青年科技研究基金(No.2013021015-1)

劉雪飛(1989—)，男，碩士研究生，主要從事動(dòng)態(tài)測(cè)試與智能儀器技術(shù)研究。E-mail：15135165175@126.com

TP73

A

1673-6524(2016)02-0025-06