解同同，李天陽

（1.江南大學物聯(lián)網(wǎng)工程學院，江蘇無錫214122；2.中國電子科技集團公司第58研究所，江蘇無錫214035）

一種基于DSP的通用存儲器接口的設計

解同同1，李天陽2

（1.江南大學物聯(lián)網(wǎng)工程學院，江蘇無錫214122；2.中國電子科技集團公司第58研究所，江蘇無錫214035）

DSP芯片的通用存儲器接口可以滿足DSP芯片訪問片外存儲器的需求，減少DSP芯片中嵌入式存儲器的面積，提升DSP芯片整體性能。設計一款高性能的通用存儲器接口是DSP芯片設計工作中的重要環(huán)節(jié)。設計并實現(xiàn)了一種基于DSP的通用存儲器接口，支持多種同步或異步的ROM、SRAM和Flash存儲器，支持存儲器突發(fā)訪問，支持外部總線共享。經(jīng)過仿真驗證，存儲器接口可以正常工作。目前已成功應用于一款32位DSP芯片中。

DSP；通用；存儲器接口；突發(fā)訪問

1　引言

DSP芯片用于數(shù)字語音或圖像處理等大數(shù)據(jù)吞吐量的領域時，需要大容量存儲空間的支持［1］，而DSP芯片有限的片內(nèi)存儲器容量限制了DSP功能的發(fā)揮，因而DSP芯片需要通過片外存儲器來擴大存儲空間［2］。存儲器接口按照所控制的存儲器類型可以分為兩種：專用存儲器接口和通用存儲器接口。專用存儲器接口針對單一類型的存儲器，可重用性不好。目前大部分的高性能DSP芯片使用的都是通用外部存儲器接口［3］，可以支持多種存儲器，具有良好的通用性。通用存儲器接口通過IP核重用的方式，可以用于不同要求的DSP芯片，從而減少開發(fā)時間，降低成本，加快芯片投入市場的速度。

在執(zhí)行存儲器訪問時，訪問存儲器比訪問CPU內(nèi)部的寄存器或Cache的速度要慢得多。為了充分發(fā)揮CPU的速度，就有了突發(fā)訪問技術（Burst）技術，突發(fā)訪問一次性讀取成組的數(shù)據(jù)，使較慢的存儲器能夠適用于較快的CPU。本文所設計的通用存儲器接口在支持多種存儲器的基礎上，還支持存儲器突發(fā)訪問，適用于DSP芯片。

2　通用存儲器接口的功能分析

本文所設計的通用存儲器接口是外部存儲器接口，用于一款32位高性能DSP芯片GX300。這款DSP芯片的整體結構如圖1所示。GX300支持32位指令集，最大工作頻率300 MHz。電路包含了DSP內(nèi)核、PLL、看門狗、8路PWM、4個32位timer、2路UART、2路SPI等模塊。芯片的性能特點主要有：運算頻率300 MHz、支持16 bit和24 bit指令編碼、7級流水線、可編程的讀寫周期、支持數(shù)據(jù)讀寫緩存、帶滑動窗的函數(shù)調用和返回、外部總線頻率可配置、內(nèi)置指令與數(shù)據(jù)緩存、支持片外flash、ROM和SPI三種啟動方式啟動。

圖1　GX300芯片整體結構框圖

圖1中的EMI（external memory interface）即為本文所設計的基于DSP的通用存儲器接口。EMI通過64位存儲總線與系統(tǒng)連接，可以連接片外存儲器和具有合適接口的外部設備。EMI具有64位的內(nèi)部總線、32位的外部總線。

EMI通過靈活地編程調整存取參數(shù)，可支持多種存儲器和外設的連接。主要類型為非復用的異步或同步 存 儲 器 ROM、EPROM、NORflash、RAM 和PSRAM/SSRAM；復用的異步或同步存儲器NOR flash和PSRAM/SSRAM。

EMI支持多種存儲器的互聯(lián)，支持的數(shù)據(jù)訪問類型有同步和異步的非復用訪問方式的器件，同步和異步的復用訪問方式的器件。可通過編程以支持以下幾種存儲器類型：（1）復用異步訪問存儲器（復位后默認）；（2）復用突發(fā)傳輸型存儲器；（3）非復用異步型存儲器；（4）非復用塊傳輸型存儲器。

外部總線仲裁使得EMI能與其他主設備共享外部總線，使得外部主設備能夠訪問連接在外部總線上的其他設備。設定占有模式和保持模式兩種總線模式。占有模式下EMI作為外部總線主機工作，此時其他任何主設備都不可以訪問外部總線。而在保持模式下，EMI容許其他主設備訪問外部總線。外部總線可以被鎖定以容許EMI對外部總線不受干擾的連續(xù)訪問。EMI會一直占用外部總線直到鎖存訪問請求無效。

本文設計的EMI模塊已經(jīng)成功應用于32位的DSP芯片GX300，此DSP芯片已經(jīng)通過測試并且流片，EMI模塊滿足設計要求。

3　設計方案

3.1總體設計

圖2為EMI的整體結構框圖，主要由數(shù)據(jù)控制模塊、傳輸狀態(tài)機模塊、地址控制模塊、仲裁邏輯模塊和地址選擇模塊構成。本文將重點介紹地址選擇模塊和傳輸狀態(tài)機模塊的設計。

圖2　EMI模塊總體結構框圖

地址選擇模塊根據(jù)存儲總線的地址信號選擇需要訪問的外部存儲區(qū)域，包括選擇所需的存儲區(qū)域控制參數(shù)和地址，并將控制參數(shù)傳給傳輸狀態(tài)機。

數(shù)據(jù)控制模塊用于存儲總線數(shù)據(jù)線與外部總線數(shù)據(jù)總線之間的轉換，解決了位寬轉換問題，使EMI可以支持16位、32位的外部存儲器。

傳輸狀態(tài)機模塊內(nèi)部包含了異步控制狀態(tài)機和突發(fā)控制狀態(tài)機，異步控制狀態(tài)機用于異步存儲器的控制，突發(fā)控制狀態(tài)機用于同步存儲器或存儲器的突發(fā)訪問。傳輸狀態(tài)機的設計中設置了多個可選的訪問相位，可通過寄存器進行靈活的設置使EMI具有多種功能。

地址控制邏輯用于地址轉換，負責向外部地址總線發(fā)送地址信號。

仲裁邏輯模塊通過仲裁信號接口同其他外部設備進行連接，使EMI可以和其他主設備共享外部總線。

根據(jù)EMI應具有的功能，對EMI的接口信號進行設計。表1列出了EMI接口信號。EMI具有4個片選信號，支持4個存儲區(qū)域，EMI需要寄存器對訪問操作進行靈活的設置。表2介紹了EMI的寄存器。

表1　EMI接口信號列表

表2　EMI內(nèi)部寄存器

3.2地址比較模塊的設計

EMI提供4塊用戶可編程的存儲區(qū)域，如表3所示。每一塊存儲區(qū)域對應一組寄存器和一個片選信號，來設置外部總線的傳輸參數(shù)。外部總線對這些用戶可編程的存儲區(qū)域中的一個進行操作，通過EMI進行適宜的轉換。片選信號用來選擇存儲區(qū)域；地址選擇寄存器用來配置存儲區(qū)域的地址空間；總線配置寄存器和總線參數(shù)寄存器用來設置傳輸?shù)乃俣?、類型和參?shù)。

地址選擇模塊工作的整體流程如圖3所示。

（1）32位的存儲總線地址同時進入4個存儲區(qū)的地址比較邏輯。

（2）4個存儲區(qū)域同時進行地址比較，比較的結果決定了存儲總線地址是否處在有效的存儲區(qū)域內(nèi)。如果沒有匹配的地址，Region仲裁邏輯將產(chǎn)生一個NO MATCH信號。如果有匹配的地址，Region仲裁邏輯產(chǎn)生一個Region Matched信號到下階段。Region仲裁邏輯按照存儲區(qū)域的優(yōu)先級進行仲裁，Region 0的優(yōu)先級最高，Region 4的優(yōu)先級最低，如果有不止一個Region匹配，輸出優(yōu)先級高的。

表3　各存儲區(qū)域對應的片選信號和寄存器描述

（3）參數(shù)選擇邏輯根據(jù)上一階段的輸出選擇合適的訪問周期參數(shù)。各存儲區(qū)的參數(shù)可由相對應的寄存器設置。最后選擇邏輯將檢查具有最高優(yōu)先級的存儲區(qū)域的訪問參數(shù)，確定是否為無效的訪問。如果訪問是無效的，將產(chǎn)生一個ERROR ACK信號并且中止本次訪問。否則，訪問參數(shù)被供給外部總線驅動邏輯。

（4）輸出的訪問參數(shù)將傳到傳輸狀態(tài)機模塊適當?shù)臓顟B(tài)機中。

圖3　地址選擇模塊工作流程

地址比較邏輯是地址選擇模塊的核心部分，地址比較電路通過地址比較，以判定要進入的外部存儲區(qū)域［4］。通過EMI_ADDRESELn（n=0，1，2，3）寄存器的設置，使每個EMI存儲區(qū)域都能獲得獨立的基地址和長度。

EMI_ADDRESEL寄存器分配情況如圖4所示。REGENAB位是單個存儲區(qū)域的使能控制位，如果REGENAB=0，則存儲區(qū)域被禁用，存儲區(qū)域的地址比較將不會發(fā)生。ALTENAB位決定了由ALTSEG位域定義的存儲區(qū)域預備段能否用于地址比較。WRPROT位對存儲區(qū)域寫保護，如果WPROT=1，則存儲區(qū)域被保護，那塊存儲區(qū)域在寫訪問時將不會發(fā)生地址比較。MASK位域決定存儲區(qū)域的長度，它指定了必須有多少位的總線地址與BASE位域的內(nèi)容相匹配（從A［26］開始，最大15位，A［31:28］是必須匹配的）。ALTSEG位段決定了用于與總線地址A［31:28］進行地址比較的預備段的數(shù)量（如果ALTENAB=1）。BASE位段決定了要和總線地址比較的基地址，和MASK配合使用。

當EMI處理外部總線訪問時，總線地址是在4個存儲區(qū)域平行進行比較。地址比較的具體過程如圖5所示。

（1）總線地址最高的4位與ALTSEG位段進行比較（預備段地址）。比較結果（相等為1，否則為0）提供給一個與門。

（2）如果ALTENAB=0，則預備段功能被禁用，與門輸出結果為0。如果ALTENAB=1，則預備段功能被使能，步驟1中ALTESEG位段與總線地址分部位的比較結果被提供給或門。

圖4　EMI_ADDRESEL寄存器

（3）總線地址最高的4位（主段地址）與BASE位段的最高4位進行比較。比較結果（相等為1，否則為0）傳給或門。

（4）或門綜合“主”和“預備”段地址比較的結果。如果總線地址在存儲區(qū)域選定的段中，或門輸出為1，否則為0?；蜷T的結果發(fā)送到最后的與門。

（5）總線地址的第27位（無條件的）與BASE的第15位（EMI_ADDRESEL第27位）進行比較，比較結果（相等為1，否則為0）傳給最后的與門。

（6）MASK位通過譯碼器擴展和與門的作用來控制參與比較的位?？偩€地址被選中的位（［26:12］中）與BASE中被選中的位（EMI_ADDRESEL的［26:12］中）進行比較，比較結果（相等為1，否則為0）傳給最后的與門。

（7）如果對一塊只讀區(qū)域進行寫操作（WPROT=1），與非門的輸出結果為0，這樣就防止了這塊只讀區(qū)域被選中。與非門的輸出結果傳給最后的與門。

（8）最后一個與門總共有5個輸入，除了前面各相位產(chǎn)生的輸入外，還有EMI_ADDRESEL寄存器的REGENAB位。如果存儲區(qū)域被使能（REGENAB=1）且地址比較產(chǎn)生匹配，最后的與門輸出1。當該區(qū)域被定義為只讀訪問時，訪問不是寫訪問。

3.3傳輸狀態(tài)機設計

傳輸狀態(tài)機模塊內(nèi)部包含了異步控制狀態(tài)機和突發(fā)控制狀態(tài)機兩大部分。異步控制狀態(tài)機用于異步存儲器的控制，突發(fā)控制狀態(tài)機用于同步存儲器或存儲器的突發(fā)訪問控制。

在傳輸狀態(tài)機的設計中設置了多個可選的訪問相位，可通過寄存器進行靈活的設置使EMI訪問不同類型的存儲器。對不同類型存儲器的訪問，或者在不同存儲器訪問間切換，時序變化是有規(guī)律的?？刂茽顟B(tài)機就是根據(jù)傳輸中的訪問相位設置狀態(tài)的［5］。

3.3.1異步控制狀態(tài)機的設計

異步控制狀態(tài)機用來產(chǎn)生訪問異步存儲器所需的各種控制信號［6］。異步控制狀態(tài)機的狀態(tài)轉換如圖6所示。IDLE：空閑狀態(tài)，當要退出訪問時，將直接轉到IDLE狀態(tài)；AP：地址相位；AH：地址保持相位；CD：命令延遲相位；CP：命令相位；DH：數(shù)據(jù)保持相位；RP：恢復相位。

圖5　地址比較流程

圖6　異步控制狀態(tài)機

由異步控制狀態(tài)機的狀態(tài)轉換圖可知，AP和CP狀態(tài)最為關鍵，而RP、DH、CD和AH階段是可以跳過的。異步控制狀態(tài)機開始時先從IDLE轉到地址相位以確定訪問地址，在訪問有復用端口或低速設備時地址相位可通過地址保持相位或命令延遲相位，如有必要AP要先后經(jīng)過地址保持相位和命令延遲相位才能進入下一階段，然后轉到CP（命令相位），在命令相位控制機設置各種控制信號，DH（數(shù)據(jù)保持相位）用于寫訪問時為數(shù)據(jù)傳輸提供延遲，RP（恢復相位）用于不同器件訪問切換時提供延遲，RP和DH都是可選的，最后如要進行下一個訪問操作CP（可經(jīng)過DH或RP）轉到AP，繼續(xù)下一輪狀態(tài)轉換。

3.3.2突發(fā)控制狀態(tài)機的設計

突發(fā)控制狀態(tài)機用來產(chǎn)生訪問異步存儲器所需的各種控制信號。突發(fā)控制狀態(tài)機是在異步控制狀態(tài)機的基礎上進行設計的，比異步控制狀態(tài)機多了BP（突發(fā)相位）狀態(tài)。

突發(fā)訪問傳輸是指取得總線控制權后連續(xù)進行多個數(shù)據(jù)的傳輸。突發(fā)訪問時，只需要給出目的地的首地址，訪問第一個數(shù)據(jù)后，第2～N個后續(xù)數(shù)據(jù)會在首地址基礎上按一定規(guī)則自動被尋址和傳輸［7］。

突發(fā)控制狀態(tài)機的狀態(tài)轉換如圖7所示。訪問操作進行到CP（命令相位）后，必須轉到BP（突發(fā)相位）狀態(tài)。BP（突發(fā)相位）提供了突發(fā)訪問所需的條件。

圖7　突發(fā)控制狀態(tài)機

4　仿真驗證

本設計采用VHDL實現(xiàn)，用Synopsys公司的VCS進行仿真。

驗證方案：在EMI外部連接一塊32位SRAM，64位存儲總線通過EMI向SRAM的隨機地址寫入數(shù)據(jù)，成功寫入數(shù)據(jù)后讀出數(shù)據(jù)，寫入數(shù)據(jù)與讀出數(shù)據(jù)進行比較。

如圖8所示，存儲總線上的64位數(shù)據(jù)1234_5678_1234_5678H成功寫入SRAM中。

如圖9所示，在寫入數(shù)據(jù)成功后，存儲總線上從SRAM同一地址讀出的64位數(shù)據(jù)為1234_5678_1234_5678H。讀出數(shù)據(jù)與寫入數(shù)據(jù)相同，符合設計預期。

5　結論

本文設計了一款用于DSP的通用存儲器接口，重點介紹了其地址選擇模塊和控制狀態(tài)機的設計，最后通過了仿真驗證，滿足設計要求。該接口支持復用或非復用的多種位寬的SRAM、ROM和FLASH，支持存儲器的突發(fā)訪問，支持4塊外部存儲區(qū)域。

圖8　通過EMI向SRAM寫入數(shù)據(jù)

圖9　通過EMI從SRAM讀出數(shù)據(jù)

［1］孟哲，陳國靖.DSP芯片的選型［J］.現(xiàn)代計算機，2000（04）: 76-78.

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Design of a DSP-based Universal Memory Interface

XIE Tongtong1，LI Tianyang2
（1.College of Internet of Thing，Jiangnan University，Wuxi 214122，China；2.China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China）

Universal memory interface in DSP chip is able to meet the demands of accessing external memory and reduce the embedded memory in the DSP chip area，thereby enhancing the overall performance of the DSP chip.The design of a high-performance universal memory interface is of great importance in designing a DSP chip.The paper designs and develops a universal memory interface based on DSP，which is compatible with a variety of synchronous or asynchronous ROM，SRAM and Flash memory，supports memory burst access and enables external bus sharing.Simulation shows that the memory interface works well.The design has been successfully used in a 32-bit DSP chip.

DSP；universal；memory interface；burst access

TN402

A

1681-1070（2016）08-0024-06

2016-3-30

解同同（1988—），男，江蘇徐州人，碩士研究生，研究方向為集成電路設計。