韓兆芳，謝　達(dá)，喬艷敏

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

微電子制造與可靠性

薄外延CMOS芯片阱摻雜濃度與擊穿電壓的關(guān)系

韓兆芳，謝達(dá)，喬艷敏

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

CMOS電路由于寄生結(jié)構(gòu)的影響，易于發(fā)生閂鎖效應(yīng)。主要通過(guò)流片實(shí)驗(yàn)測(cè)試驗(yàn)證，探討了在外延厚度較薄的情況下阱摻雜濃度與擊穿電壓之間的關(guān)系。提出了在不改變外延厚度、保證芯片抗閂鎖性能的前提下，提高CMOS器件擊穿電壓的方法。

CMOS集成電路；閂鎖效應(yīng)；外延片；穿通擊穿

1　引言

CMOS器件具有低靜態(tài)功耗、高輸入阻抗以及較佳的噪聲抑制能力等特性，在超大規(guī)模集成電路中應(yīng)用廣泛。盡管CMOS集成電路有眾多優(yōu)點(diǎn)，但它并非完美無(wú)缺，比如由于與生俱來(lái)的寄生結(jié)構(gòu)影響，易于發(fā)生閂鎖效應(yīng)，嚴(yán)重時(shí)會(huì)導(dǎo)致芯片直接燒毀。

常見(jiàn)預(yù)防閂鎖的方式，除了在設(shè)計(jì)時(shí)采取一些措施外，在工藝上采用外延片也是比較有效的方式之一。采用外延片時(shí)，外延層厚度需要進(jìn)行控制，如果外延層太厚，達(dá)不到理想的抗閂鎖性能，特別對(duì)一些具有抗輻照指標(biāo)的電路來(lái)說(shuō)，比如抗單粒子閂鎖，很難達(dá)到預(yù)期效果。如果外延層較薄，對(duì)CMOS器件源漏之間的擊穿電壓（BVds）會(huì)有一定的影響。在采用薄外延以保證電路抗閂鎖性能的前提下，如要提升器件的擊穿性能，必須考慮采取合理的措施。本文主要通過(guò)流片實(shí)驗(yàn)驗(yàn)證，探討了在外延厚度較薄的情況下阱摻雜濃度與擊穿電壓之間的關(guān)系，從而在不改變外延厚度、保證芯片抗閂鎖性能的前提下，提高器件的擊穿電壓。

2　流片試驗(yàn)

為了保證電路具有良好的抗閂鎖性能，特別是在輻照環(huán)境下具有良好的抗單粒子閂鎖性能，電路選用了比較薄的外延片，即4.5 μm厚度的P型外延片，采用0.5 μm N阱CMOS工藝流片。電路的工作電壓為4.5～5.5 V，為了在一定的過(guò)電應(yīng)力（EOS）及出現(xiàn)電源波動(dòng)或者過(guò)沖的條件下電路能夠正常應(yīng)用，電路PMOS管源漏之間的擊穿電壓（BVds）需在9.5 V以上。

流片后封裝的電路經(jīng)抗閂鎖測(cè)試，在過(guò)電流閂鎖測(cè)試中所有引腳可以達(dá)到300 mA以上，部分引腳甚至可以達(dá)到500 mA，具有較好的抗閂鎖性能。但在襯底接地的情況下，圓片PMOS管源漏之間的實(shí)際擊穿電壓BVds不夠高，測(cè)試值分布如圖1。

圖1　圓片擊穿電壓分布圖

部分圓片的擊穿電壓低于要求的9.5 V，最低的甚至已經(jīng)接近9 V，在容易出現(xiàn)電源波動(dòng)以及信號(hào)過(guò)沖的環(huán)境下，如果過(guò)沖的瞬時(shí)電壓達(dá)到9 V以上，就容易出現(xiàn)電路擊穿失效，偏低的擊穿電壓已經(jīng)影響到電路的正常應(yīng)用。

3　試驗(yàn)結(jié)果分析

3.1剖面分析

為了查找BVds偏低的原因，首先對(duì)芯片做剖面染色分析，在掃描電鏡下觀測(cè)芯片中PMOS管的剖面，發(fā)現(xiàn)經(jīng)過(guò)N阱推進(jìn)的工藝熱過(guò)程后，P型硅襯底中的摻雜B離子上擴(kuò)，導(dǎo)致外延厚度變薄，芯片的外延厚度變得只有2 μm左右，N阱和襯底之間的外延層厚度只剩余0.4 μm左右。芯片剖面SEM照片見(jiàn)圖2。

圖2　芯片剖面SEM照片

流片后外延厚度變薄導(dǎo)致耗盡區(qū)變薄，是影響擊穿電壓的原因之一，但為了保證電路的抗閂鎖性能，在不更改設(shè)計(jì)的前提下，不希望改用厚外延流片。因此，需要分析是否還存在其他因素影響B(tài)Vds，并進(jìn)行調(diào)整以提升擊穿電壓。

3.2阱摻雜影響

BVds除了與N阱和P型襯底之間的外延層厚度有關(guān)外，阱與外延層之間的P/N結(jié)兩端摻雜濃度對(duì)其影響也比較大。對(duì)于單邊突變結(jié)，特別是摻雜濃度較低的阱區(qū)域一側(cè)，對(duì)擊穿的影響更大。阱摻雜濃度可以用阱方塊電阻（Rw）表征，Rw值越高，阱摻雜濃度越低。統(tǒng)計(jì)發(fā)現(xiàn)，BVds和Rw呈現(xiàn)出線性的反比關(guān)系，Rw偏高的，BVds就偏低，如圖3所示。

圖3　芯片BVds和Rw的對(duì)應(yīng)關(guān)系

根據(jù)圖3中BVds和阱方塊電阻Rw的統(tǒng)計(jì)關(guān)系，可以看到阱方塊電阻Rw值越高，即阱摻雜濃度越低，其擊穿電壓相對(duì)就越低，阱摻雜濃度和電路擊穿電壓呈正比關(guān)系，這和正常的PN結(jié)擊穿時(shí)PN結(jié)兩端的摻雜濃度越低擊穿電壓越高是相反的。一般情況下，對(duì)于PN結(jié)兩邊摻雜濃度差距較大的單邊突變結(jié)，PN結(jié)擊穿電壓VBR主要取決于輕摻雜一側(cè)的摻雜濃度，即N阱的摻雜濃度，摻雜濃度越低，擊穿電壓越高。正常PN結(jié)擊穿電壓VBR和摻雜濃度的對(duì)應(yīng)關(guān)系如圖4。

圖4　擊穿電壓與摻雜濃度的對(duì)應(yīng)關(guān)系

該芯片的阱摻雜濃度為1016N/cm-3量級(jí)，如果耗盡區(qū)足夠?qū)?，其擊穿形式為雪崩擊穿，擊穿電壓可以達(dá)到十幾甚至數(shù)十伏。實(shí)驗(yàn)芯片在9 V左右就出現(xiàn)擊穿，而且從剖面染色可以看到，N阱與襯底之間的外延層只余下0.4 μm左右的厚度，說(shuō)明該芯片BVds擊穿不是常見(jiàn)的雪崩擊穿，而是由于耗盡區(qū)寬度不夠?qū)е碌拇┩〒舸@與阱摻雜濃度越高、BVds反而越高的現(xiàn)象是一致的，穿通電壓與寄生三極管基區(qū)（即N阱）摻雜濃度呈正比關(guān)系。

3.3測(cè)試方式影響

另外，為了驗(yàn)證芯片中的PMOS源漏擊穿是穿通擊穿，采用兩種方式測(cè)量BVds，一種方式在測(cè)試時(shí)襯底懸空，另外一種方式在測(cè)試時(shí)襯底接地。兩種不同的測(cè)試方式擊穿示意圖如圖5、圖6所示。

圖5　襯底懸空時(shí)的BVds測(cè)試示意圖

圖6　襯底接地時(shí)的BVds測(cè)試示意圖

襯底懸空時(shí)，漏極（D）、源極（S）的重?fù)诫sP區(qū)和柵極（G）下面阱內(nèi)的溝道N區(qū)構(gòu)成寄生的橫向PNP三極管，擊穿主要發(fā)生在漏極的重?fù)诫sP區(qū)（相當(dāng)于三極管發(fā)射極）和柵極下面的溝道區(qū)域（相當(dāng)于三極管基極）之間的PN結(jié)上；襯底接地時(shí)，除了在漏極P區(qū)和柵極溝道之間的PN結(jié)上可能發(fā)生擊穿外，漏極、N阱和P型外延（包括重?fù)诫s的襯底）組成寄生的縱向PNP三極管，在漏極P區(qū)和N阱之間也存在擊穿的可能。

經(jīng)測(cè)試，同一個(gè)芯片在襯底懸空時(shí)明顯比襯底接地時(shí)的BVds測(cè)試值高，且在襯底接地時(shí)測(cè)試BVds越低的芯片，相對(duì)于在襯底懸空時(shí)的測(cè)試值差距越大，最多差2 V左右。由于N阱區(qū)域的摻雜濃度是相對(duì)固定的，不論是柵極下面的溝道區(qū)域還是漏極下面的阱區(qū)域，兩者摻雜濃度差距不大，只是耗盡區(qū)寬度不同，溝道區(qū)域耗盡區(qū)相對(duì)要寬一些，再加上阱摻雜濃度和擊穿電壓呈正比關(guān)系，可以確認(rèn)縱向PNP三極管為穿通擊穿，如果要提高BVds的測(cè)試值，則需要重點(diǎn)提高縱向三級(jí)管的穿通擊穿電壓。

3.4BVds提高分析

在半導(dǎo)體器件物理中，三極管的穿通電壓公式如下：

其中NB為三極管基區(qū)摻雜濃度，Wb0為基區(qū)寬度，εε0為材料的介電常數(shù)。

如果要提高寄生PNP三極管的穿通電壓，在材料介電常數(shù)一定的條件下，可以增加基區(qū)（即N阱）摻雜濃度，也可以增加基區(qū)寬度，即N阱的深度。由于芯片所用的外延片為4.5 μm的薄外延片，在現(xiàn)行的工藝條件下，根據(jù)芯片剖面染色測(cè)量的照片，因?yàn)橐r底中B離子的上擴(kuò)，外延僅余下2 μm左右，N阱與外延之間的間隙已經(jīng)很小了，如果增加推阱時(shí)間或者溫度，會(huì)造成襯底中的B離子上擴(kuò)更加嚴(yán)重，由于襯底是重?fù)诫s的，其摻雜濃度遠(yuǎn)高于N阱注入劑量，反而會(huì)造成阱的深度縮小，即寄生縱向三極管基區(qū)寬度縮小，更不利于提高穿通電壓。為了保證電路的抗閂鎖性能，增加外延厚度也不失為一個(gè)好的選擇。因此，最好是通過(guò)增加N阱注入劑量，提高縱向寄生PNP三極管基區(qū)摻雜濃度，來(lái)提升穿通電壓。

3.5N阱注入對(duì)抗閂鎖性能的影響

CMOS電路內(nèi)觸發(fā)寄生的閂鎖效應(yīng)，寄生PNPN結(jié)構(gòu)環(huán)路的電流增益必須要大于l，即：

在寄生的PNPN可控硅器件中，PMOS管的N阱相當(dāng)于縱向PNP管的基區(qū)，在有源區(qū)摻雜濃度高于N阱摻雜濃度2～3個(gè)數(shù)量級(jí)的情況下，共射極直流增益βPNP與器件結(jié)構(gòu)參數(shù)的關(guān)系可近似表示為：

式中DnE、DpB為發(fā)射區(qū)、基區(qū)中少子擴(kuò)散系數(shù)，LnE、LpB為發(fā)射區(qū)、基區(qū)少子擴(kuò)散長(zhǎng)度，NB、NE為基區(qū)、發(fā)射區(qū)摻雜濃度，WB為基區(qū)寬度，λ為與基區(qū)雜質(zhì)分布情況有關(guān)的系數(shù)。從式中可以看出，PNP管的增益與基區(qū)摻雜濃度NB近似于成反比關(guān)系，如果增加N阱的摻雜濃度，可以降低PMOS管內(nèi)寄生的PNP管的增益，從而降低βPN·PβNPN的值，在提升BVds的同時(shí)，也增強(qiáng)了電路的抗閂鎖性能，提高了電路的可靠性。

4　阱摻雜調(diào)整實(shí)驗(yàn)

挑選一批厚度接近的外延片流片，其中2片（19# 和20#）進(jìn)行阱摻雜濃度調(diào)整，阱注入劑量增加10%，其余的圓片按照正常劑量進(jìn)行阱注入。圓片流出后，按照襯底接地的方式測(cè)量BVds，阱注入調(diào)整的圓片BVds比其他圓片高2 V左右，可以看出阱注入劑量調(diào)整對(duì)于BVds提升明顯。整批圓片BVds測(cè)試結(jié)果見(jiàn)圖7。

在選用較薄的外延以保證芯片抗閂鎖性能的情況下，對(duì)阱注入劑量需要慎重考慮，阱摻雜濃度增加雖然可以提升擊穿電壓，但也不宜增加太多，根據(jù)擊穿電壓與摻雜濃度的對(duì)應(yīng)關(guān)系，芯片的阱摻雜濃度不宜高出1016N/cm-3量級(jí)，否則會(huì)導(dǎo)致器件的雪崩擊穿電壓過(guò)低，影響電路應(yīng)用。

圖7　實(shí)驗(yàn)圓片擊穿電壓分布圖

5　結(jié)束語(yǔ)

對(duì)于采用薄外延流片的電路，特別是流片后實(shí)際外延厚度只有2 μm左右的芯片，阱注入劑量對(duì)于電路中管子的源漏擊穿參數(shù)影響較大。通過(guò)增加阱注入劑量可以提高管子的穿通擊穿電壓，同時(shí)還有利于提高電路的抗閂鎖性能。

在增加阱摻雜濃度后，由于溝道區(qū)的阱區(qū)摻雜濃度也隨之改變，也會(huì)同時(shí)改變管子的開(kāi)啟電壓，為了避免影響電路的輸出驅(qū)動(dòng)和速度，需要另外進(jìn)行開(kāi)啟電壓的調(diào)整。

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Research of Relationship Between Well Doping Concentration and Breakdown Voltage in Thin-Epitaxy CMOS Chips

HAN Zhaofang，XIE Da，QIAO Yanmin
（China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China）

Potential parasitic structure in CMOS integrated circuits may cause latch-up effect from time to time.To solve the problem，the paper makes experiments to explore the relationship between well doping concentration and breakdown voltage in CMOS chips with thin epitaxy technique via wafer testing. Aneffective method increasing breakdown voltage of CMOS deviceswhile retaining epitaxy thickness and anti-latch-up capability is proposed.

CMOS integrated circuit；latch-up effect；epitaxy wafer；punch-through breakdown

TN432.1

A

1681-1070（2016）08-0037-04

2016-4-27

韓兆芳（1975—），男，山東濟(jì)寧人，工學(xué)碩士，畢業(yè)于西安電子科技大學(xué)技術(shù)物理學(xué)院，現(xiàn)在中國(guó)電子科技集團(tuán)公司第58研究所從事集成電路及元器件失效分析工作。