楊俊浩，張甘英，張　濤

（中國電子科技集團(tuán)公司第58研究所，江蘇無錫214035）

一種應(yīng)用于DDS 14位1 GS/s電流舵型DAC的設(shè)計

楊俊浩，張甘英，張濤

（中國電子科技集團(tuán)公司第58研究所，江蘇無錫214035）

設(shè)計了一種基于SMIC 0.13 μm CMOS工藝的14位1 GS/s分段式電流舵型DAC。該DAC采用6+8的分段結(jié)構(gòu)，1.2 V/3.3 V雙電源供電，滿擺幅輸出電流為20 mA。采用兩級行列溫度計譯碼結(jié)構(gòu)、輸出形式可調(diào)開關(guān)驅(qū)動電路以及四開關(guān)結(jié)構(gòu)，應(yīng)用于直接數(shù)字頻率合成器中。線性度性能滿足指標(biāo)要求，DNL≤1LSB，INL≤1.5LSB。

分段式；電流舵；數(shù)模轉(zhuǎn)換器；直接數(shù)字頻率合成器

1　前言

直接數(shù)字頻率合成（Direct Digital Synthesize，DDS）是一項關(guān)鍵的數(shù)字化技術(shù)。與傳統(tǒng)的頻率合成相比，具有高分辨率、高轉(zhuǎn)換速率、低功耗和低成本等優(yōu)點，廣泛應(yīng)用于電信及電子儀器領(lǐng)域［1］。作為DDS系統(tǒng)核心的數(shù)字模擬轉(zhuǎn)換器（Digital-to-Analog Converter，DAC），其性能直接決定了合成信號的特性，這就要求DAC具有高速高精度以及較高的動態(tài)性能。

分段電流舵DAC，集二進(jìn)制碼和溫度計碼電流舵DAC的優(yōu)點，具有先天性的高速高精度特性。高位電流源由經(jīng)過譯碼后的溫度計碼控制，以獲得較好的線性度和匹配特性，而低位電流源直接由二進(jìn)制碼控制以減小面積，同時降低譯碼電路的復(fù)雜度。由于電流舵DAC最終輸出為電流信號，不需要增加額外的電壓緩沖器就可以驅(qū)動電阻負(fù)載，有效提高了DAC的轉(zhuǎn)換速率。

文章第2節(jié)介紹DAC系統(tǒng)結(jié)構(gòu)和關(guān)鍵模塊電路設(shè)計；第3節(jié)介紹電路仿真和版圖設(shè)計；第4節(jié)給出結(jié)論。

2　DAC系統(tǒng)結(jié)構(gòu)及設(shè)計

本文DAC的數(shù)字部分主要由輸入緩沖寄存器、譯碼器、開關(guān)信號陣列和時鐘驅(qū)動電路組成，結(jié)構(gòu)如圖1所示。兩路14 bit數(shù)據(jù)信號進(jìn)入輸入緩沖寄存器以保證其同步性。譯碼器采用行列譯碼的方式，譯碼后數(shù)據(jù)經(jīng)過開關(guān)信號陣列內(nèi)的單元電路處理產(chǎn)生最終的開關(guān)控制信號。時鐘驅(qū)動電路為相關(guān)模塊分別提供500MHz的數(shù)據(jù)傳輸時鐘和1GHz的數(shù)據(jù)轉(zhuǎn)換時鐘。

圖1　電流舵DAC結(jié)構(gòu)框圖

2.1分段及譯碼

實際中，分辨率在10位以上的DAC基本采用分段譯碼結(jié)構(gòu)，對全溫度計譯碼及二進(jìn)制譯碼的優(yōu)缺點進(jìn)行了折中。對于分段式電流舵DAC而言，采用何種分段策略是根據(jù)不同應(yīng)用的特點，由性能、面積、功耗等因素折中考慮的，而整個DAC的性能通常由高位溫度計譯碼結(jié)構(gòu)的子DAC特性主導(dǎo)。

對于分段電流舵型DAC，溫度計譯碼結(jié)構(gòu)對應(yīng)的相鄰輸入碼變化時，只有一個MSB的電流單元進(jìn)行了切換，則其相鄰碼間切換電流總和的最大值發(fā)生在相鄰輸入碼落在段間的情況下。假設(shè)一個N位分辨率的DAC分為3段，低A位是二進(jìn)制譯碼，中間B位為溫度計譯碼，高（N-A-B）位為溫度計譯碼，則其最大DNL估算值為：

由（1）式可知，分段電流舵型DAC的最大DNL估算值和所有低位位數(shù)之和有關(guān)，其比全溫度計譯碼結(jié)構(gòu)要大，但比全二進(jìn)制譯碼結(jié)構(gòu)要小，介于二者之間。

與此同時，由于高位溫度計譯碼具有單調(diào)性，毛刺只會出現(xiàn)在輸入信號進(jìn)行段間跳變的時刻，即DAC中對應(yīng)二進(jìn)制譯碼部分的開關(guān)全部關(guān)斷，而對應(yīng)溫度計譯碼部分的開關(guān)開啟的時刻，其可能產(chǎn)生的最大毛刺為2A+B-1。分段除了導(dǎo)致輸出端最大可能的毛刺大小不同外，還會造成對隨機(jī)性誤差和系統(tǒng)性誤差分布的影響。也就是說，增加分段式電流舵DAC中溫度計譯碼的位數(shù)時，隨機(jī)性失配和系統(tǒng)性延遲帶來的誤差量都將增大。本文中的DAC根據(jù)實際應(yīng)用需求，選取了6+8的分段方式。

二進(jìn)制譯碼結(jié)構(gòu)部分的輸入碼d〈8:1〉與帶有權(quán)值的電流開關(guān)一一對應(yīng)，因此可以直接用于控制電流單元。而對于溫度計譯碼結(jié)構(gòu)部分的輸入碼d〈14:9〉，需要一個譯碼電路將輸入信號進(jìn)行譯碼后再用于控制電流單元。圖2為兩段式DAC的分段譯碼電路結(jié)構(gòu)框圖。

圖2　分段譯碼電路結(jié)構(gòu)框圖

當(dāng)溫度計碼轉(zhuǎn)換位數(shù)較高時，直接采用門電路實現(xiàn)會存在兩個問題：一是門電路中允許的最大MOS管串接數(shù)量有限，二是不同譯碼信號通路之間的延遲匹配性會變差。因此，這里采用2級譯碼以保證門電路的實現(xiàn)［2］，并插入寄存器對譯碼中間信號進(jìn)行同步。

一般地，較高位數(shù)溫度計譯碼的電路實現(xiàn)方式為行列譯碼，其譯碼表達(dá)式為：

其中，Ri和Cj可以通過文獻(xiàn)［3］中介紹的方法快速得到，并用門電路直接實現(xiàn)第一級譯碼；第二級譯碼根據(jù)公式（2）對應(yīng)的邏輯單元實現(xiàn)，完整的溫度計譯碼結(jié)構(gòu)如圖3所示。整個譯碼電路由NAND、NOR兩種輸入邏輯和同步用DFF組成，滿足高速譯碼要求和良好的延遲匹配性。

圖3　兩級行列溫度計譯碼結(jié)構(gòu)

2.2開關(guān)驅(qū)動電路

開關(guān)驅(qū)動電路用于產(chǎn)生四開關(guān)結(jié)構(gòu)的控制信號，結(jié)構(gòu)如圖4所示，同時具有數(shù)據(jù)二路合一路、開關(guān)驅(qū)動和降低開關(guān)控制信號交叉點的作用。Y1、Y2、Y3和Y4為經(jīng)譯碼合成后的數(shù)據(jù)控制信號。加入控制信號CTRL0/1和k0，并利用轉(zhuǎn)換時鐘tclk對開關(guān)信號重新編碼生成S1、S2、S3和S4，配合四開關(guān)電路結(jié)構(gòu)，實現(xiàn)對信號輸出形式的控制。設(shè)計中，將開關(guān)驅(qū)動邏輯中PMOS管尺寸設(shè)置較大，NMOS管尺寸設(shè)置較小，使驅(qū)動信號上升時間比下降時間短，實現(xiàn)互補(bǔ)交叉點降低，避免開關(guān)同時關(guān)斷。由于在tclk的跳變沿處總會發(fā)生開關(guān)的切換，產(chǎn)生相應(yīng)的毛刺信號。因此，毛刺信號與輸入信號的變化不再有直接關(guān)系，僅僅取決于轉(zhuǎn)換時鐘的頻率［4］。這樣，將原有諧波的能量轉(zhuǎn)移到奈奎斯特頻帶以外，可以有效抑制諧波失真，提高DAC的動態(tài)性能。

圖4　開關(guān)驅(qū)動電路

2.3四開關(guān)結(jié)構(gòu)及電流源

本文設(shè)計的電流舵型DAC采用PMOS的Cascode結(jié)構(gòu)作為電流源管，以提高輸出阻抗，如圖5所示。結(jié)合四開關(guān)結(jié)構(gòu)和開關(guān)控制信號，可配置輸出3種不同形式：NRZ，RZ一般模式和RZ交替模式。為減小毛刺影響，開關(guān)的輸出端接了減小饋通效應(yīng)的偽管，以提高其動態(tài)性能。

對于模擬信號的重構(gòu)，DAC通常有兩種基本的信號輸出方式：不歸零（NRZ）和歸零（RZ）。這里，引入交替模式的四相開關(guān)，其與RZ方式類似地改變了DAC的傳輸函數(shù)，并較RZ結(jié)構(gòu)更適合欠采樣模式。同時由于前后半周期內(nèi)的輸出信號幅值相同，僅存在180°相移，所以其基波信號的功率與基本電流開關(guān)結(jié)構(gòu)的DAC相同，并在功率特性方面優(yōu)于RZ模式。圖6為本文DAC不同輸出形式的邏輯時序圖。

圖5　四開關(guān)結(jié)構(gòu)及電流源

圖6　不同輸出形式邏輯時序圖

3　仿真及版圖

通過改進(jìn)電路結(jié)構(gòu)，調(diào)整電路中器件的尺寸，實現(xiàn)線性度優(yōu)化設(shè)計，以保證DAC線性度性能滿足指標(biāo)要求：DNL≤1 LSB，INL≤2 LSB。14位DAC在1 GSPS、25℃、TT典型工藝條件下，使用HSIM結(jié)合MATLAB仿真得到的線性度性能如圖7所示：DNL≤1 LSB，INL≤1.5 LSB。

圖8是放進(jìn)DDS中的DAC版圖，電流源陣列左側(cè)為譯碼電路和開關(guān)驅(qū)動電路，下方為偏置模塊。

4　結(jié)論

本文提出的電流舵型DAC采用6+8分段方式，配合可輸出不同形式的四開關(guān)結(jié)構(gòu)，在高速高精度下達(dá)到了較高的動態(tài)性能，可靈活應(yīng)用于DDS系統(tǒng)中。線性度性能滿足指標(biāo)要求：DNL≤1 LSB，INL≤1.5 LSB。

表1給出了該DAC的主要性能參數(shù)。

圖7　DAC線性度仿真波形

圖8　放進(jìn)DDS中的DAC版圖

表1　本文提出的DAC性能參數(shù)

［1］王兵.頻率合成技術(shù)發(fā)展淺析 ［J］.電子信息對抗技術(shù)，2009，24（3）:74-77.

［2］HALDER S，BANERJEE S，GHOSH A，et al.A 10 bit 80 MSPS 2.5 V 27.65 mV 0.185 mm2segmented current steering CMOS DAC［C］.Proc 18thInt Conf VLSI Design，Kolkata，India.2005:319-322.

［3］薛曉博.高速高精度電流舵數(shù)模轉(zhuǎn)換器關(guān)鍵設(shè)計技術(shù)的研究與實現(xiàn)［D］.浙江大學(xué)博士論文，2014.

［4］PARM S，MIM G，PARM S C，et al.A digital to analog converter based on differential quad switching［J］.IEEE J Sol Sta Circ，2002，37（10）:1335-1338.

Design of 14-bit 1 GS/s Current Steering D/A Converter for DDS Application

YANG Junhao，ZHANG Ganying，ZHANG Tao
（China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China）

A 14-bit 1 GS/s current-steering DAC manufactured in SMIC 0.13 μm CMOS is presented in the paper.The 6+8 segmented architecture consists of 6 thermometer decoded MSBs and 8 binary decoded LSBs. The full-scale current output is 20 mA with 1.2 V/3.3 V dual power supply.Two-level logic decoder，switch driver circuits with configurable output form and a special quad switch circuit are designed for the DDS application.DNL is less than 1 LSB and INL is less than 1.5 LSB.

segment；current-steering；digital-to-analog converter（DAC）；direct digital synthesizer（DDS）

TN402

A

1681-1070（2016）08-0030-04

2016-4-29

楊俊浩（1988—），男，江蘇溧陽人，碩士，助理工程師，現(xiàn)從事數(shù)?；旌霞呻娐吩O(shè)計工作。