趙娜

摘 要

對于高速系統(tǒng)設(shè)計來說，PCB板中的線走向?qū)⒅苯映尸F(xiàn)高速系統(tǒng)的數(shù)據(jù)傳輸效益，對整個系統(tǒng)的運轉(zhuǎn)影響較為顯著。本文就將從信號完整性的幾個影響方面切入，并且基于此創(chuàng)建了一種仿真建模措施，并且通過使用SQ來對高速系統(tǒng)信號的完整性進(jìn)行了仿真波分析。

【關(guān)鍵詞】信號完整性 高速系統(tǒng)設(shè)計 PCB板 設(shè)計方式

在進(jìn)行電路設(shè)計時，當(dāng)一項信號傳輸?shù)幕ヂ?lián)延遲大于邊緣信號翻轉(zhuǎn)閥值的20%時，那么電路系統(tǒng)中的PCB板就會出現(xiàn)傳輸線效應(yīng)，也就是指不再顯示總參數(shù)，而只是進(jìn)行一般的引導(dǎo)性能，并且呈現(xiàn)出分布式參數(shù)效應(yīng)。因此高速設(shè)計在電路設(shè)計中是一個非常難的課題，噪聲將對系統(tǒng)設(shè)計產(chǎn)生較為顯著的影響，所產(chǎn)生的聲波頻率將會產(chǎn)生較大的干擾，如果不盡量抑制這些問題的話，那么噪聲就將對系統(tǒng)產(chǎn)生損壞。

1 影響高速系統(tǒng)設(shè)計PCB板信號完整性的各類因素

信號完整性通常是指一股信號在通過信號線傳輸之后所存在的信號質(zhì)量。想要信號完整性的程度較高或具有一定的需求，那么就必須讓其達(dá)到特定的電壓數(shù)值。而信號完整性較差并不是有某一個特定的因素所導(dǎo)致的，而是由板級設(shè)計中多方面的因素共同導(dǎo)致的。以下幾個方面就是影響信號完整性的因素。

1.1 定時

定時的問題主要是由于時間延遲所導(dǎo)致的，時間延遲過長那么所導(dǎo)致的時序混亂也將更加嚴(yán)重。系統(tǒng)中的驅(qū)動軟件過載、走線過長都將導(dǎo)致延遲問題出現(xiàn)。在相當(dāng)有限的時間內(nèi)要滿足大量的時間延遲問題，其中包括時間模塊創(chuàng)建、延遲時間設(shè)定等內(nèi)容。當(dāng)處于高速運轉(zhuǎn)時，傳輸導(dǎo)線上的等效電容、電桿都將會對信號完整性的傳輸造成延遲影響，進(jìn)而對信號模塊的建立造成影響，最終導(dǎo)致信號的傳輸完整性被破壞。

1.2 信號反射

信號反射通常是指信號在傳輸線路上產(chǎn)生的回波。信號通過傳輸線的引導(dǎo)在將部分信號功率傳輸給負(fù)載的同時，還可能由于阻抗的不匹配特性，一部分的信號能量可以將其反射會源端當(dāng)中。如果阻抗匹配得當(dāng)，那么信號將全部傳遞給負(fù)載，信號反射現(xiàn)象也將不會出現(xiàn)。

1.3 振鈴

振鈴的主要表現(xiàn)就是信號反復(fù)出現(xiàn)過沖或下沖現(xiàn)象，通常是處于邏輯電平門限部位抖動，并且震蕩成為欠阻尼的狀態(tài)。信號之上的振鈴現(xiàn)象主要是由于傳輸線上的過渡和寄生電感與電容所引起的收端與源端阻抗失配所導(dǎo)致的。

1.4 串?dāng)_

在一般情況下，串?dāng)_只可能出現(xiàn)在改變原速率的高密度電板當(dāng)中，其主要的原因就是因為信號線上有處于隨時突變的信號電流通過，隨之產(chǎn)生電流交變的信號阻礙磁場，而處于該類型磁場中的相鄰信號線就會產(chǎn)生較高的電壓，這種串?dāng)_現(xiàn)象非常容易與附近的電板線路產(chǎn)生耦合現(xiàn)象。

1.5 地反彈

如果在高速電路板中，大容量數(shù)據(jù)的總線交換速率足夠的快速，那么就會產(chǎn)生較大的瞬態(tài)電流，進(jìn)而通過回路的方式讓電流產(chǎn)生一定的變化，也正是由于電流回路而產(chǎn)生一個特定的電壓，上升的沿線也就越短，電流變化率隨之變大，地反彈電壓的能量也就越大。

2 基于信號完整性的高速PCB設(shè)計方法

2.1 傳統(tǒng)的PCB板設(shè)計方法

在傳統(tǒng)的設(shè)計流程中，PCB的設(shè)計主要由電路設(shè)計、版圖設(shè)計、PCB制作和測量調(diào)試等步驟組成。在進(jìn)行電路設(shè)計的時候，PCB板上的信號傳輸特性分析方法和手段受到一定的限制，所以電路的設(shè)計只能根據(jù)零部件生產(chǎn)廠家和專業(yè)人員的指導(dǎo)下進(jìn)行。所以在對新項目進(jìn)行設(shè)計的時候，一般不能以實際情況為基礎(chǔ)對設(shè)計中的數(shù)據(jù)進(jìn)行準(zhǔn)確地選擇。

在版圖設(shè)計的過程中，由于元器件布局和信號布線產(chǎn)生的信號很難根據(jù)實際情況進(jìn)行分析和評估，所以經(jīng)常以過去的經(jīng)驗作為指導(dǎo)來完成設(shè)計。在制作PCB板的過程中，由于元器件的生產(chǎn)工藝存在差異，所以實際設(shè)計的時候會與元器件的參數(shù)存在較大的差異，從而很難實現(xiàn)對PCB板的性能控制。

2.2 基于信號完整性分析的PCB設(shè)計方法

與傳統(tǒng)的PCB設(shè)計方法不同，基于信號完整性分析的PCB設(shè)計在進(jìn)行PCB板設(shè)計之前，要建立相應(yīng)的高速數(shù)字信號傳輸?shù)男盘柾暾阅Ｐ汀８鶕?jù)SI模型對信號完整性問題進(jìn)行提前的分析，然后根據(jù)計算結(jié)果對元器件的類型和相關(guān)參數(shù)進(jìn)行確定，并將其作為電路設(shè)計的依據(jù)。

在設(shè)計電路的時候，需要通過SI模型對設(shè)計方案進(jìn)行信號完整性分析，并綜合元器件與PCB板參數(shù)的公差范圍和版圖設(shè)計中可能的參數(shù)變化，然后計算解空間。在完成對電路的設(shè)計后，當(dāng)元器件參數(shù)在一定范圍內(nèi)變化時，元器件的布局和信號線的布線處于靈活狀態(tài)時，信號完整性仍能得到保障。版圖設(shè)計之前要將解空間的邊界值作為其布局和布線的依據(jù)。在設(shè)計PCB版圖的時候，需要通過SI模型對其完整性進(jìn)行分析，從而確保能滿足整體的要求。

完成PCB的設(shè)計后就可以制作PCB板，制作過程中要保證其制作參數(shù)的公差范圍在信號完整性分析的解空間范圍之內(nèi)。制作完成后需要對其進(jìn)行測量調(diào)試，以此作為對SI模型及其分析正確性驗證和修正依據(jù)，完成對PCB板的修改后即可最終定稿。

3 結(jié)束語

綜上所述，高速電路設(shè)計是一個較為復(fù)雜的設(shè)計流程，而隨著系統(tǒng)設(shè)計逐漸區(qū)域復(fù)雜化和多樣化，信號完整性特點也將越來越凸顯出來。因此，在設(shè)計的初期必須要合理選擇器件，不能一味追求高性能和高速率。

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作者單位

河北諾亞人力資源開發(fā)有限公司 河北省石家莊市 050081