馮萬(wàn)鵬，王 鷗，紀(jì)應(yīng)軍，宋志鵬

(西南技術(shù)物理研究所1部，四川成都 610041)

隨著集成電路工藝節(jié)點(diǎn)的不斷提高，芯片的工作頻率越來(lái)越高，對(duì)芯片的低功耗要求也越來(lái)越高，現(xiàn)在的工藝尺寸可縮減到20 nm、16 nm或更小，先進(jìn)的工藝技術(shù)可提高集成電路器件集成度及生產(chǎn)出更大的芯片尺寸，但同時(shí)意味著時(shí)鐘網(wǎng)絡(luò)的負(fù)載越來(lái)越重并可能穿過(guò)更長(zhǎng)的距離。隨著時(shí)鐘網(wǎng)絡(luò)越來(lái)越復(fù)雜，時(shí)鐘網(wǎng)絡(luò)的功耗占整個(gè)芯片高達(dá)約50%。所以，為了降低整個(gè)芯片功耗，可從降低整個(gè)時(shí)鐘網(wǎng)絡(luò)的功耗著手，本文將介紹門(mén)控技術(shù)在時(shí)鐘網(wǎng)絡(luò)的應(yīng)用，以及多閾值電壓的器件在時(shí)鐘網(wǎng)絡(luò)的應(yīng)用，并最終討論了不同驅(qū)動(dòng)能力的緩沖器和反向器對(duì)整個(gè)時(shí)鐘網(wǎng)絡(luò)功耗的影響。

1 門(mén)控技術(shù)

芯片中動(dòng)態(tài)功耗較大一部分是消耗在時(shí)鐘網(wǎng)絡(luò)，甚至超過(guò)50%的動(dòng)態(tài)功耗是消耗在時(shí)鐘樹(shù)的緩存器上的。這是由于時(shí)鐘樹(shù)緩存器具有最高的翻轉(zhuǎn)率，數(shù)量過(guò)多，且為了減少時(shí)鐘樹(shù)的延時(shí)，時(shí)鐘樹(shù)緩沖器通常具有較強(qiáng)的驅(qū)動(dòng)能力。此外，在觸發(fā)器時(shí)鐘信號(hào)接收端接收到時(shí)鐘信號(hào)時(shí)，即使觸發(fā)器的數(shù)據(jù)輸入端和輸出端保持不變，也會(huì)消耗一些動(dòng)態(tài)功耗。減少時(shí)鐘樹(shù)上動(dòng)態(tài)功耗的最常用方法是在無(wú)需時(shí)鐘信號(hào)時(shí)將時(shí)鐘關(guān)斷。該種方法就是所謂的門(mén)控時(shí)鐘技術(shù)［1－2］?，F(xiàn)在的綜合設(shè)計(jì)工具支持門(mén)控時(shí)鐘技術(shù)的自動(dòng)化流程，工具可自動(dòng)識(shí)別門(mén)控時(shí)鐘單元，并在不改變電路邏輯功能的前提下，將門(mén)控時(shí)鐘單元插入到電路中根據(jù)門(mén)控時(shí)鐘單元插入的位置不同，門(mén)控時(shí)鐘技術(shù)又分為粗粒度門(mén)控時(shí)鐘和細(xì)粒度門(mén)控時(shí)鐘。粗粒度門(mén)控時(shí)鐘技術(shù)就是將門(mén)控時(shí)鐘單元插入到整個(gè)模塊的時(shí)鐘輸入端，而細(xì)粒度門(mén)控時(shí)鐘技術(shù)則是將門(mén)控時(shí)鐘單元插入到模塊中每個(gè)寄存器的時(shí)鐘輸入端。相對(duì)而言，粗粒度門(mén)控時(shí)鐘技術(shù)雖控制粒度不如細(xì)粒度門(mén)控時(shí)鐘技術(shù)，但其能節(jié)省芯片的面積，并減少了過(guò)多門(mén)控時(shí)鐘單元引入的功耗。因此，粗粒度門(mén)控時(shí)鐘技術(shù)應(yīng)用更為普遍。

實(shí)驗(yàn)數(shù)據(jù)表明，在添加了門(mén)控時(shí)鐘技術(shù)后，芯片的面積減少了約20%，功耗根據(jù)不同的操作條件節(jié)省了30%～40%;其面積節(jié)省是由于單個(gè)的門(mén)控時(shí)鐘單元取代了多個(gè)選擇器;其功耗節(jié)省是芯片的部分電路采用了門(mén)控時(shí)鐘技術(shù);其結(jié)果是在實(shí)際的芯片上，處理器處于閑置狀態(tài)時(shí)測(cè)量得到的。且其對(duì)比了將時(shí)鐘門(mén)控單元插在時(shí)鐘樹(shù)不同位置上所得出的功耗分析結(jié)果，發(fā)現(xiàn)時(shí)鐘門(mén)控單元越靠近時(shí)鐘根節(jié)點(diǎn)，節(jié)省的功耗越多，且面積也越小。

圖1 門(mén)控技術(shù)示意圖

表1 無(wú)門(mén)控技術(shù)和門(mén)控技術(shù)的功耗

2 多閾值電壓

當(dāng)工藝制程下降到20 nm或更低的工藝節(jié)點(diǎn)時(shí)，使用多閾值電壓工藝庫(kù)成為減少泄露功耗的一種常用方式。亞閾值泄露功耗與閾值電壓相比呈指數(shù)關(guān)系增長(zhǎng)，延時(shí)也同樣依賴(lài)于閾值電壓，但依賴(lài)關(guān)系明顯弱于亞閾值泄漏功耗。目前而言，工藝廠(chǎng)商會(huì)提供3種類(lèi)型的標(biāo)準(zhǔn)單元:低閾值電壓標(biāo)準(zhǔn)單元(LVT)、標(biāo)準(zhǔn)閾值電壓標(biāo)準(zhǔn)單元(SVT)和高閾值電壓標(biāo)準(zhǔn)單元(SVT)。綜合工具和后端實(shí)現(xiàn)工具會(huì)充分利用以上標(biāo)準(zhǔn)單元來(lái)同時(shí)優(yōu)化時(shí)序和功耗。在利用多閾值電壓［3］工藝庫(kù)進(jìn)行綜合時(shí)，其首要目標(biāo)就是降低高速高泄漏低閾值電壓晶體管的使用，只有當(dāng)需滿(mǎn)足性能時(shí)序的情況下才會(huì)使用。通常默認(rèn)情況下，工具在達(dá)到最低的性能指標(biāo)后方會(huì)進(jìn)行功耗優(yōu)化。實(shí)際上，對(duì)不同需求的模塊，可進(jìn)行不同的設(shè)置來(lái)決定優(yōu)先處理某個(gè)標(biāo)準(zhǔn)單元庫(kù)。若一個(gè)模塊中的路徑處于整個(gè)芯片的關(guān)鍵路徑上，可先采用高性能低閾值標(biāo)準(zhǔn)單元庫(kù)進(jìn)行綜合，然后對(duì)于非關(guān)鍵路徑上的標(biāo)準(zhǔn)單元替換成相應(yīng)功能的低性能高閾值標(biāo)準(zhǔn)單元。由此，既可滿(mǎn)足能要求，又可降低芯片的泄露功耗。相反，若對(duì)一個(gè)模塊的性能要求較低，而功耗要求較高，則可優(yōu)先采用高閾值電壓標(biāo)準(zhǔn)單元庫(kù)進(jìn)行綜合，然后根據(jù)性能要求對(duì)關(guān)鍵路徑上的標(biāo)準(zhǔn)單元使用低閾值電壓標(biāo)準(zhǔn)單元進(jìn)行替代。圖2表示器件的閾值電壓與泄露電流、延時(shí)的關(guān)系圖。

圖2 泄露電流和延時(shí)關(guān)系圖

表2 LVT、SVT和HVT的特性

從表2可看出，LVT類(lèi)型的cell具有驅(qū)動(dòng)能力強(qiáng)、器件延時(shí)小、速度快及靈敏度高的高性能指標(biāo)，但又因泄露電流大導(dǎo)致功耗大的缺點(diǎn);SVT性能次之;HVT類(lèi)型的cell具有驅(qū)動(dòng)能力小、器件延時(shí)大、速度慢，且靈敏度低的低性能指標(biāo)，但卻有泄露電流小帶來(lái)功耗低的優(yōu)點(diǎn);故在選擇器件時(shí)，要權(quán)衡器件性能和功耗。

選用一個(gè)音頻芯片做完preCTS并存儲(chǔ)DataBase，使用Cadence CCOPT引擎做時(shí)鐘樹(shù)，使用相同驅(qū)動(dòng)能力(X8)的緩沖器，分析 LVT、SVT、HVT下的功耗情況。

表3 8X驅(qū)動(dòng)能力緩沖器LVT、SVT、HVT的功耗

實(shí)驗(yàn)數(shù)據(jù)表明，LVT的各功耗指標(biāo)比SVT大，SVT的各功耗指標(biāo)比HVT大。時(shí)鐘樹(shù)綜合通常用到緩沖器和方向器，如何選擇緩沖器和反相器在時(shí)鐘樹(shù)綜合始終存在爭(zhēng)議。以TSMC 20 nm工藝庫(kù)為列，在同一類(lèi)型的緩沖器和反相器條件下，分析使用不同驅(qū)動(dòng)能力大小的緩沖器和方向器對(duì)整個(gè)時(shí)鐘功耗的影響。

3 基于功耗優(yōu)化的時(shí)鐘樹(shù)綜合

3.1 CMOS電路中的功耗分析

CMOS 電路中，功耗有4 種來(lái)源［5］，PTotal=PDynamic+PLeakage+PShort－circuit+PDC，PDynamic動(dòng)態(tài)功耗主要來(lái)源于開(kāi)關(guān)的功耗，即對(duì)輸出電容進(jìn)行充放電所消耗的功耗;PLeakage由兩部分組成，一部分是MOSFET開(kāi)關(guān)的非理想動(dòng)態(tài)特性所引起的亞閾值功耗，另一部分是載流子隧道效應(yīng)通過(guò)柵氧化層導(dǎo)致的柵極泄露功耗;PShort－circuit是CMOS晶體管柵極的上拉和下拉打開(kāi)時(shí)的輸入信號(hào)躍遷所產(chǎn)生的瞬態(tài)功耗，PDC是CMOS電路在低電壓擺幅輸入信號(hào)驅(qū)動(dòng)時(shí)所消耗的靜態(tài)直流功耗。

圖3 CMOS電路的功耗示意圖

與此同時(shí)，當(dāng)前EDA工具對(duì)功耗的評(píng)估公式為

式(1)中，PInternal由標(biāo)準(zhǔn)門(mén)單元的短路功耗和PShort－circurt標(biāo)準(zhǔn)門(mén)單元內(nèi)部節(jié)點(diǎn)充放電功耗 PInternal－switch兩部分組成

其中，VDD為電源電壓，TR為信號(hào)在單位時(shí)間內(nèi)的翻轉(zhuǎn)次數(shù)，CL為負(fù)載電容

其中，VDD為電源電壓;ILeakage(i)為漏電流;每個(gè)cell的ILeakage(i)是固定的，且與信號(hào)翻轉(zhuǎn)速度無(wú)關(guān)。

3.2 功耗優(yōu)化方案及結(jié)果

時(shí)鐘樹(shù)綜合有3種方法［4］:使用反相器、使用緩沖器以及二者結(jié)合使用。在具體的設(shè)計(jì)中，采用反相器還是緩沖器來(lái)構(gòu)建時(shí)鐘網(wǎng)絡(luò)進(jìn)行時(shí)鐘樹(shù)綜合，始終是個(gè)有爭(zhēng)議的問(wèn)題。本次優(yōu)化的目的是在滿(mǎn)足時(shí)序的前提下，盡可能地降低時(shí)鐘網(wǎng)絡(luò)的功耗，因此分別采用反相器和緩沖器的方法進(jìn)行時(shí)鐘樹(shù)綜合，選出最優(yōu)方案。

表4 1X－16X驅(qū)動(dòng)能力緩沖器功耗

從 library中選用 1X，2X，4X，6X，8X，10X，12X，16X驅(qū)動(dòng)能力的緩沖器。從表4中可看到，隨著驅(qū)動(dòng)能力的增大，時(shí)鐘樹(shù)的功耗越來(lái)越大，同時(shí)無(wú)時(shí)鐘樹(shù)占整個(gè)芯片的功耗也在不斷增大從22.19%增加到29.56%。根據(jù)DRV violation可看出，選用驅(qū)動(dòng)能力在6～12驅(qū)動(dòng)的能力緩沖器較為合適，在該驅(qū)動(dòng)能力的緩沖器DRV的violation較低。

表5 1X－16X驅(qū)動(dòng)能力反向器功耗

從 library中選用 1X，2X，4X，6X，8X，10X，12X，16X驅(qū)動(dòng)能力的反方向器。從表5中可看到，隨著驅(qū)動(dòng)能力的增大，時(shí)鐘樹(shù)的功耗越來(lái)越小，同時(shí)無(wú)時(shí)鐘樹(shù)占整個(gè)芯片的功耗也在減小從57.5%減小到33.83%。根據(jù)DRV violation可看出，選用驅(qū)動(dòng)能力在6～12驅(qū)動(dòng)的能力方向器較為合適，在該驅(qū)動(dòng)能力的緩沖器DRV的violation較低。

表6 8X驅(qū)動(dòng)能力反相器和緩沖器功耗

從library中選用8X驅(qū)動(dòng)能力的反相向和緩沖器器，從表6中可以看出，只選用緩沖器向器的功耗最小，緩沖器和反相器混用功耗次之，而只選用反相器的功耗最大。

4 結(jié)束語(yǔ)

使用門(mén)控技術(shù)可有效節(jié)省時(shí)鐘樹(shù)上的功耗，同時(shí)也可節(jié)省芯片的功耗及面積。代工廠(chǎng)提供的HTV、SVT、LVT 3 種類(lèi)型的 cell［6］，在保證時(shí)序收斂的情況下，使用HVT替代LVT來(lái)達(dá)到降低時(shí)鐘樹(shù)上的功耗的目的，在使用同一類(lèi)型的緩沖器和反相器時(shí)，可單一地選用緩沖器，也可單一選用反相器，還可將緩沖器和反相器同時(shí)使用，無(wú)論選擇哪種使用方式，均可保證在無(wú)DRV的情況下，使得功耗最低。

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