蘇 洋

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

基于UltraFlex系統(tǒng)進行LVDS接口芯片的測試方法

蘇 洋

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

高速接口通常采用差分信號實現(xiàn)，LVDS接口可以滿足高速信號傳輸，對具備LVDS接口芯片的測試方法與單端信號的測試有較大差別。描述了如何使用UltraFlex測試系統(tǒng)進行LVDS接口芯片的測試方法，包括通道分配、測試接口板設(shè)計和相關(guān)測試設(shè)置等內(nèi)容。此方案已經(jīng)應用于800 Mbps多路LVDS輸入和輸出接口的測試。

LVDS；ATE；信號完整性；動態(tài)測試向量

1 引言

LVDS是一種低擺幅的差分信號技術(shù)，LVDS具有高速率、低功耗、抗干擾能力強、低EMI等優(yōu)點，在高速信號傳輸中有廣泛應用。LVDS接口芯片的驗證和測試對測試系統(tǒng)和測試接口板設(shè)計均有比較高的要求，本文介紹了如何使用UltraFlex進行LVDS接口芯片的測試，從LVDS接口原理、DUT概述、測試系統(tǒng)程序設(shè)置和測試接口板設(shè)計幾個方面詳細介紹了如何完成LVDS接口參數(shù)的測試。

2 LVDS接口原理

LVDS信號的基本應用如圖1所示，由三個部分組成，分為驅(qū)動器、傳輸介質(zhì)和接收器，傳輸介質(zhì)需要保證差模阻抗為100 Ω，傳輸介質(zhì)可以使用平衡線纜或者PCB印刷線；LVDS接收器輸入阻抗很大，LVDS信號傳輸時消耗的功耗基本都由100 Ω電阻產(chǎn)生。LVDS標準信號要求共模電壓1.2 V，驅(qū)動器由一對電流源組成，此電流源負責給差分線提供3.5 mA電流（典型值），因此在100 Ω電阻兩端會產(chǎn)生擺幅350 mV的差分信號，LVDS接收端就是通過檢測此差分信號完成信號傳遞。

LVDS技術(shù)的恒流源模式低擺幅輸出意味著LVDS能高速驅(qū)動，例如對于點到點的連接，傳輸速率可達800 Mbps，對于多點互連FR4背板，十塊卡作為負載插入總線，傳輸速率可達400 Mbps。

圖1 LVDS接口原理

LVDS器件是用CMOS工藝實現(xiàn)的，這就提供了低的靜態(tài)功耗。負載100 Ω終端電阻的功耗僅為1.2 mW；恒流源模式驅(qū)動設(shè)計降低系統(tǒng)功耗，并極大地降低了Icc的頻率成分對功耗的影響。與其相比，TTL/CMOS收發(fā)器的動態(tài)功耗相對頻率呈指數(shù)上升。

LVDS信號是低擺幅的差分信號，差分數(shù)據(jù)傳輸方式比單線數(shù)據(jù)傳輸對共模輸入噪聲有更強的抵抗能力，在兩條差分信號線上電流方向及電壓振幅相反，噪聲以共模方式同時耦合到兩條線上。而接收端只關(guān)心兩信號的差值，于是噪聲被抵消。由于兩條信號線周圍的電磁場也相互抵消，故比單線信號傳輸電磁輻射小得多。而且，恒流源驅(qū)動模式不易產(chǎn)生振鈴和切換尖鋒信號，進一步降低了噪聲。

LVDS使用低擺幅和低電流實現(xiàn)了低噪聲和低功耗特性，信號傳輸速率可以達到數(shù)百Mbps，在ANSI/ TIA/EIA-644標準中，推薦最大速率為655 Mbps，理論極限速率為1.923 Gbps。

3 DUT功能概述

此次測試的LVDS接口芯片是專用集成電路，實現(xiàn)了特定的算法，其功能框圖見圖2。

DUT為55 nm CMOS工藝，BGA179封裝，0.80 mm節(jié)距。

DATA_IN(0-15)為16對LVDS高速數(shù)據(jù)輸入接口，正常工作速率為800 Mbps，DATA_OUT(0-13)為14對LVDS高速數(shù)據(jù)輸出接口，CLK_IN為1對400 MHz LVDS輸入接口，CLK_OUT為1對200 MHz LVDS輸出接口，控制信號和狀態(tài)信號均為低速信號，為LVTTL電平；正常工作時DUT將LVDS輸入接口接收到數(shù)據(jù)實時運算，直接送出至DATA_OUT(0-13)接口。

圖2 DUT功能框圖

控制信號可以設(shè)置芯片內(nèi)部工作時鐘和CLK_IN的相位關(guān)系，輸出信號相位也會有相應調(diào)整。芯片內(nèi)部有DLL模塊，可以對CLK_IN鎖定，每次鎖定的時刻不固定，輸出數(shù)據(jù)也同鎖定時刻相關(guān)，芯片每次運行的向量實際是在動態(tài)變化的，如果要ATE每次都能準確對齊輸出數(shù)據(jù)有一定難度。

4 測試實現(xiàn)過程

4.1測試系統(tǒng)設(shè)置

UltraFlex測試系統(tǒng)配置UP800模塊，可以工作在800 Mbps速率下，單獨一塊UP800板卡有128個單端通道，或者配置成64對差分通道；為了保證測試接口板走線信號完整性，減少通道間串擾，使用2塊UP800模塊分配32對差分通道。

UltraFlex的測試程序開發(fā)軟件是IG-XL，針對差分信號的測試需要進行特定的設(shè)置才能正確測試，在pinMap、channel、level、timeSet、pat格式的設(shè)置同單端信號的測試均有區(qū)別；pat在single模式下（NR格式）只能達到250 Mbps，單獨使用DUAL模式或2×模式，也只能達到500 Mbps，必須使用DUAL 2×模式才能到達到800 Mbps，DUAL 2×模式下pat格式和timeSet也有特定要求。下面針對以上有特定約束的設(shè)置進行詳細描述。

pinMap中需要明確差分信號對，使用GROUP將一對差分信號組合成差分組，GROUP類型必須選擇diff；通過差分GROUP設(shè)置后，程序的其他參數(shù)設(shè)置就可以將差分信號當成一個信號來處理，不用重復設(shè)置差分兩個信號。

channel分配很關(guān)鍵，差分信號的P端必須分配到2×n通道，差分信號的N端必須分配到2×n+1通道，n為0~63的整數(shù)。差分信號GROUP的信號設(shè)置同P端信號一致。

level設(shè)置，按照規(guī)范設(shè)置差分信號共模電壓和擺幅，差分輸出信號的測試同正常應用存在一些區(qū)別，LVDS接口標準要求接收端必須有100 Ω電阻，共模電平由DUT提供，ATE測試時（如圖3所示），ATE PPMU選擇VT模式，也可以實現(xiàn)差分100 Ω匹配，但是通過P端和N端串接兩個50 Ω電阻實現(xiàn)的，兩個電阻中間還由ATE提供了可以調(diào)整的電壓VT，VT設(shè)置同輸出共模保持一致。如果DUT共模同規(guī)范存在偏差，對差分信號電平的檢測也會存在偏差。

圖3 差分信號測試組網(wǎng)

timeSet必須選擇NR格式，輸入數(shù)據(jù)和輸出數(shù)據(jù)均需設(shè)置2×數(shù)據(jù)的第一位和第二位時刻。

pat設(shè)置，差分引腳設(shè)置成兩個獨立的信號，也可以按照差分信號組只設(shè)置一個信號。設(shè)置成兩個獨立的信號可以針對P、N信號分別調(diào)節(jié)比較電平，調(diào)試時比較直觀。

4.2測試接口板設(shè)計

該DUT工作速度要求達到800 Mbps，對測試接口板的設(shè)計要求比較高，要求高速信號的走線長度盡可能一致，需要進行阻抗匹配，如果測試接口板設(shè)計不當，阻抗匹配不好會產(chǎn)生反射，信號失真，DUT輸入數(shù)據(jù)會受到影響，無法得到正確的數(shù)據(jù)，計算結(jié)果也會出錯；也可能DUT接收到正確的數(shù)據(jù)，計算正確，輸出結(jié)果也正確，但是信號失真可能導致ATE無法接收到正確的輸出數(shù)據(jù)，產(chǎn)生誤判或者測試結(jié)果不穩(wěn)定；信號線之間沒有合理分配則可能導致串擾，同樣會影響測試結(jié)果的正確性。DUT封裝為0.8 mm節(jié)距的BGA封裝，封裝比較小，BGA管腳之間的走線不可能走太寬，對信號完整性存在一定影響。下面詳細描述高速測試接口板設(shè)計需要遵守的原則。

測試接口板層疊設(shè)計，高速信號相鄰層需要用完整的地層或電源層，高速信號和低速信號盡可能分層布線，避免高速信號受到影響。本次測試接口板設(shè)計采用8層PCB，首層和底層走LVDS高速信號，底層LVDS信號不經(jīng)過過孔，首層LVDS信號只經(jīng)過1個過孔，第二層和第七層為地層，第三層分配給LVTTL信號，其余三層分給6組電源。

元器件封裝選擇：DUT LVDS輸入端需要加100 Ω匹配電阻，在高頻電路中需要盡可能選擇小封裝器件，針對800 Mbps速率，選擇0603封裝電阻即可，焊接難度一般；但是DUT輸入輸出差分信號對總共32對，并且輸入LVDS也是集中在一起，電阻距離器件pad距離需要小于1 cm，選擇0603器件無法滿足以上約束，因此只能選擇0402封裝電阻。

布局：將0402貼片電阻交錯放置在首層和底層，因DUT插座放置在首層，占用空間比較大，首層電阻距離DUT pad比較遠，但也滿足小于1 cm的要求。

LVDS差分信號阻抗需要滿足100 Ω阻抗匹配，布線選用152 μm線寬，間距152 μm；因DUT pad間距太小，考慮到加工精度，DUT pad間線寬改為102 μm。

鋪地層設(shè)計：高速信號回流要求高速信號走線不跨區(qū)域，高速信號相鄰地層劃開不能影響到高速信號走線，如果必須分區(qū)，可以使用搭接地橋的方法實現(xiàn)。

4.3調(diào)試關(guān)鍵技術(shù)

此款DUT每次上電啟動后鎖定時間不一致，鎖定后的輸入數(shù)據(jù)時序和輸出數(shù)據(jù)均受到鎖定時間的影響，UltraFlex必須能根據(jù)實際情況進行動態(tài)調(diào)整測試向量，保證ATE向量同DUT輸出剛好匹配上。

本次測試使用的UltraFlex UP800板卡，最大測試速率剛好為800 Mbps，滿足此款芯片的測試要求；但是在500 Mbps以上就必須選擇Dual 2×模式，Dual 2×模式下，Pattern可以實現(xiàn)800 Mbps 的速度，但是控制Pattern運行的opCode卻只能運行到400 Mbps，響應速度慢了一半。

ATE同DUT同步過程：首先使用opCode中的“match”功能，捕捉到DUT 鎖定輸出信號DLL_LOCKED，當DLL_LOCKED變高后，即表示DUT已經(jīng)鎖定到輸入時鐘，可以進行后續(xù)的數(shù)據(jù)輸入、運算、數(shù)據(jù)輸出。具體使用方法如下：

設(shè)置分支跳轉(zhuǎn)條件為fail（branch_con = fail）；

設(shè)置match 用計數(shù)器（set_msb=2000，set c0=2000），根據(jù)芯片的鎖定時間設(shè)置計數(shù)器次數(shù)，保證芯片在match循環(huán)周期內(nèi)可以鎖定；

將match 用計數(shù)器壓入堆棧（push c0）；

設(shè)置match信號：（將DLL_LOCKED信號置為L，待DLL_LOCKED信號變高后會滿足跳轉(zhuǎn)條件fail，跳轉(zhuǎn)至對應的測試向量），因為ATE有255行的流水線深度，出現(xiàn)fail時并不是馬上跳轉(zhuǎn)，DUAL 2×模式下跳轉(zhuǎn)后實際已經(jīng)距離DLL_LOCKED變高晚了1020行測試向量；

設(shè)置match到標簽：match到DLL_LOCKED變高將跳轉(zhuǎn)至此行。

以上5步即完成了DLL鎖定的匹配。但是匹配后仍然存在很大概率的測試錯誤問題，根據(jù)DLL鎖定特性分析出錯情況，鎖定時刻為輸入時鐘周期（Tperiod）的整數(shù)倍，DLL鎖定時刻為Tlock，match跳轉(zhuǎn)時刻（Tjump）為4行測試向量的整數(shù)倍，如上時刻關(guān)系公式為：

M為正整數(shù)。

N為大于255的正整數(shù)。

將式（1）、（2）帶入式（3）會得出：

N=M/2 + 255，如果M為偶數(shù)，N也為正整數(shù)，滿足要求；如果M為奇數(shù)，N則無解，會導致測試向量出錯。

將DUT測試速度降為400 Mbps，將DUAL 2×模式改為2×模式，opCode執(zhí)行速度也為400 Mbps，進行多次測試，功能測試很穩(wěn)定，沒有出錯情況。

M為奇數(shù)就是導致概率出錯問題，針對此問題提出了多種解決方案：

使用opCode代碼執(zhí)行速度更高的測試板卡，可以達到800 Mbps的執(zhí)行速度，不用DUAL模式，Tjump可以實現(xiàn)N×Tperiod，保證奇數(shù)行和偶數(shù)行均能跳轉(zhuǎn)。但是新采購測試板卡，測試進度會受到影響，并且測試成本也會增加。

使用DSSC抓取輸出的數(shù)據(jù)，比對測試結(jié)果；制作DSSC PAT時，DUAL 2×模式下無法輸入成功轉(zhuǎn)換測試碼，高速下此方法不可行。

使用根據(jù)同一顆芯片概率性鎖定到奇數(shù)行和偶數(shù)行的情況，使用多次復位，有一次鎖定到偶數(shù)行，功能即可以PASS。每次測試設(shè)置超時時間為10 s，重復執(zhí)行30次，發(fā)現(xiàn)成功概率明顯提升，但是每次測試時間也會延長，并且仍然有一定概率測試失敗。

將測試向量改奇數(shù)行和偶數(shù)行都可以匹配到的測試向量，再增加一次奇數(shù)行測試向量的match，如果是偶數(shù)行則直接向下執(zhí)行；如果是奇數(shù)行則跳轉(zhuǎn)至新增的奇數(shù)行PAT執(zhí)行。但是由于測試向量行數(shù)達到70萬行，必須使用VM才能完整裝載奇數(shù)行向量和偶數(shù)行向量，match必須在SRM向量中實現(xiàn)，制作PAT時無法從SRM跳轉(zhuǎn)至VM中的標簽，此方法未實現(xiàn)。

在方法四的基礎(chǔ)上進行一些改進，奇數(shù)行測試向量match到后，將輸入時鐘暫停一個周期提供，沒有匹配到（偶數(shù)行情況）則正常執(zhí)行測試向量。使用此方法在奇數(shù)行情況時剛好錯開一個周期，后續(xù)測試向量不用更改，完美匹配到后續(xù)測試向量，經(jīng)100次LOOP執(zhí)行，穩(wěn)定PASS。

5 測試結(jié)論

經(jīng)過兩個DUT版本的測試，測試接口板和測試系統(tǒng)設(shè)置均能滿足800 Mbps的測試要求，功能穩(wěn)定測試，常溫下直流參數(shù)和交流參數(shù)測試結(jié)果滿足產(chǎn)品規(guī)范要求。DUT的LVDS信號相關(guān)規(guī)范和實測結(jié)果如表1，VID使用儀表測試也是0.2 V，ATE測試結(jié)果同儀表測試結(jié)果一致。

表1 LVDS信號規(guī)范和實測結(jié)果

[1] 郭之光. LVDS（Low-Voltage Diferential Signaling）設(shè)計及應用[J]. 20070101. 2.

[2] 張松松，劉飛飛. 高速電路板級信號完整性設(shè)計[J]. 電子科技，2013，26（10）.

Method of IC with LVDS Interface Testing

SU Yang
（China Electronics Technology Group Corporation No.58Research Institute,Wuxi214035,China）

The differential signal can be used as high speed interface, LVDS interface can afford high speed translation, the method of testing LVDS interface has great difference form single signal. The paper describe the method of using UltraFlex to test IC with LVDS interface, the content include how to assign ATE channel, how to design DUT PCB and other test techniques. The method is already used for LVDS input and output signal at 800 Mbps.

LVDS; ATE; signal integrality; dynamic pattern

TN407

A

1681-1070（2014）10-0004-04

2014-06-11