楊德才

（電子科技大學航空航天學院，成都 611731）

集成電路失效機理分析及其PHM技術實現(xiàn)*

楊德才

（電子科技大學航空航天學院，成都 611731）

集成電路的可靠性問題隨著制造工藝尺寸的縮小與集成度的增加而變得越來越重要，開展針對集成電路的失效物理為基礎的故障預測與健康管理技術，用于預測和評估集成電路產(chǎn)品在實際環(huán)境中的可靠性，已成為當今研究的熱點。通過闡述集成電路的失效機理，介紹了集成電路目前故障預測與健康管理的基本方法。針對關鍵失效機理的基于預警單元法的PHM技術方案，提出了對電遷移失效的監(jiān)控原理、監(jiān)控方法，通過設計電遷移預警電路，驗證了該PHM技術的可行性。

故障預測；健康管理；可靠性；失效

1 引言

自從1958年世界上第一塊集成電路誕生以來，集成電路的發(fā)展日新月異，性價比不斷提高。目前集成電路的應用非常廣泛，按規(guī)模大小，集成電路可分為小規(guī)模集成電路（SSI）、中規(guī)模集成電路（MSI）、大規(guī)模集成電路（LSI）、超大規(guī)模集成電路（VLSI）和甚大規(guī)模集成電路（ULSI）。

隨著特征尺寸的縮小和集成度的增加，集成電路的可靠性問題越來越突出。集成電路的失效在一些關鍵應用場合會給系統(tǒng)造成嚴重的后果甚至災難性的損失。故障預測與健康管理技術（prognostics and health management，PHM）利用傳感器系統(tǒng)采集數(shù)據(jù)，借助各種智能推理算法來診斷系統(tǒng)的健康狀況，在系統(tǒng)故障發(fā)生之前對其進行預測[1]。PHM作為高端裝備可靠性、維修性保障體系的發(fā)展方向，是提高設備安全性可用性、提高效費比的有效技術途徑。

集成電路的失效模式和失效機理表現(xiàn)形式多種多樣，與設計、工藝過程、使用環(huán)境等密切相關[2]。本文通過對集成電路的典型失效機理進行分析，討論集成電路的故障預測與健康管理技術，以實現(xiàn)對集成電路的可靠性保障和壽命預測。

2 集成電路的失效機理分析

失效機理與設計、工藝過程、使用環(huán)境均有關[3]。集成電路的失效機理有多種，主要有：

2.1熱載流子注入（HCI）效應

半導體材料中的熱載流子一般是指具有比熱平衡狀態(tài)下的載流子高得多的動能的那些載流子（電子和空穴）。在半導體器件中，當器件的特征尺寸很小時，很容易出現(xiàn)熱載流子，例如在強電場的作用下，載流子不斷漂移加速，獲得很大的動能，成為熱載流子。熱載流子注入效應是超大規(guī)模集成電路的一個重要失效機理，由于載流子具有很高的能量，其與晶格形成碰撞電離，也能直接或通過隧道效應進入SiO2-Si系統(tǒng)界面處以及柵氧層中，產(chǎn)生大量缺陷，從而導致器件退化乃至失效[4]。

隨著器件溝道長度的減小，溝道中的有效電場會急劇增大，使得溝道中的電離碰撞幾率增加導致更多的熱載流子注入。通常NMOS器件的熱載流子效應比PMOS器件嚴重得多，這是由于在給定的溝道電場條件下，空穴的碰撞電離率要比電子的碰撞電離率約低2~3個數(shù)量級。HCI效應可以增加SiO2-Si界面態(tài)的產(chǎn)生、電子和空穴在氧化層中的陷落等，對器件的性能會產(chǎn)生顯著的影響。HCI效應會影響器件的閾值電壓、跨導和飽和漏極電流等參數(shù)，使器件的特性產(chǎn)生劣化，導致電路波形畸變和功能失效。

2.2與時間有關的柵介質(zhì)層擊穿（TDDB）效應

在大規(guī)模集成電路中，柵氧化層性能直接決定著集成電路的性能、可靠性以及成品率，一直是器件可靠性的關鍵。TDDB（time dependent dielectric breakdown），又叫經(jīng)時擊穿，在柵極上加一定電壓，使器件處于積累狀態(tài)，經(jīng)過一段時間后，氧化膜就會擊穿，這種擊穿可分為軟擊穿和硬擊穿。軟擊穿是在陰極和陽極間產(chǎn)生臨時導電溝道，屬于一種非破壞性擊穿。硬擊穿又被稱為介電擊穿，在陰極和陽極間產(chǎn)生永久導電溝道，造成很大破壞性。研究表明，TDDB效應與外加電場有密切關系，如在相同電壓值下，交流電場下測得的柵氧化層壽命高于直流電場下的值。在直流電場下，隨著場強增加擊穿時間減少。TDDB效應也受溫度的影響，隨著溫度的升高，導致柵氧化層薄膜中的共價鍵更易斷裂，電子破壞作用更明顯，擊穿所需時間縮短，所需擊穿電量減少。TDDB效應與柵氧化層厚度也有關，當膜厚度在5 nm以下時，襯底熱電子注入成為擊穿的主要機制，使擊穿時間增加。

TDDB效應嚴重影響集成電路的長期可靠性，尤其是對大型電子系統(tǒng)使用的各種動態(tài)MOS隨機存儲器，是一種潛在的失效方式。TDDB效應是MOSFET器件工作中主要的失效模式之一，由擊穿引起的柵泄漏不僅增加電損耗，也對漏電流造成很大影響。

2.3負偏置溫度不穩(wěn)定性（NBTI）效應

NBTI效應是指在高溫下對PMOSFET施加負柵壓而引起的一系列電學參數(shù)的退化現(xiàn)象，表現(xiàn)為閾值電壓向負方向漂移，亞閾值斜率減少，柵電流增大，跨導和漏電流變小等現(xiàn)象。

NBTI效應的產(chǎn)生過程主要涉及正電荷的產(chǎn)生和鈍化，即界面陷阱電荷和氧化層固定正電荷的產(chǎn)生以及擴散物質(zhì)的擴散過程，氫氣和水汽是引起NBTI的兩種主要物質(zhì)[5]。傳統(tǒng)的R-D模型將NBTI產(chǎn)生的原因歸結(jié)于PMOS管在高溫負柵壓下反型層的空穴受到熱激發(fā)，遂穿到Si/SiO2界面，由于在界面存在大量的Si-H鍵，熱激發(fā)的空穴與Si-H鍵作用生成H原子，從而在界面留下懸掛鍵，而由于H原子的不穩(wěn)定性，兩個H原子就會結(jié)合，以氫氣分子的形式釋放，遠離界面向柵界面擴散，從而引起閾值電壓的負向漂移。

集成電路中由負溫度不穩(wěn)定性效應引起的老化嚴重威脅電路的可靠性，在一些安全關鍵領域的數(shù)字電路系統(tǒng)中老化問題尤為突出。在模擬電路中引起晶體管間的失配，在數(shù)字電路中導致時序漂移、噪聲容限減小，傳輸延遲增大，甚至產(chǎn)品失效。

2.4靜電放電損傷（ESD）效應

ESD（Electro-static discharge）效應已被認為是造成對靜電放電敏感電子零件的失效、劣化的主要因素之一，由于MOS器件的柵極下面存在絕緣層，如SiO2，其絕緣電阻值極高。當在柵極發(fā)生靜態(tài)放電而柵極又處于浮置狀態(tài)時，靜電感應的電荷無法快速泄放，該氧化層又非常薄，靜電感應電荷使得柵極與襯底之間產(chǎn)生非常高的電場。該電場很容易導致柵極擊穿從而引起MOS器件損壞。柵極氧化層被擊穿后，柵極與溝道之間的電阻很低，柵極失去對溝道電流的控制。另外，MOS管的源和漏與襯底之間依靠PN結(jié)來隔離，如果靜態(tài)放電發(fā)生在源或漏的PN結(jié)處，PN結(jié)有可能流過很大的電流而燒毀， 造成源或漏與襯底的短路，從而導致器件的失效。

半導體ESD損傷失效現(xiàn)象主要表現(xiàn)為介質(zhì)擊穿、互連線損失、局部區(qū)域燒熔、PN結(jié)損傷、CMOS內(nèi)部寄生可控硅“閂鎖”（Latch-up）效應等[6]。集成電路器件ESD效應造成的失效形式為突發(fā)性失效和潛在性失效。突發(fā)性失效通常表現(xiàn)為開路、短路以及電參數(shù)嚴重漂移等。潛在性失效表現(xiàn)往往是器件的使用壽命縮短，降低了器件抗靜電的能力，減低了器件的可靠性。

2.5電遷移（EM）效應

電遷移現(xiàn)象是在高電流密度作用下，由于金屬中的原子遷移所致[7]。電流的傳輸將引起原子的運動，并導致質(zhì)量輸運?；ミB引線的電遷移首先表現(xiàn)為電阻值的增加，當阻值增加到一定程度時就會引起金屬膜局部虧損而出現(xiàn)空洞，或者引起局部堆積出現(xiàn)小丘、晶須，從而造成金屬互連線短路失效，嚴重影響集成電路的壽命。隨著集成電路向亞微米、深亞微米、納米領域的發(fā)展過程，金屬互連線寬度越來越小，引線長度不斷增加，電流密度增大產(chǎn)生焦耳熱在大的接觸電阻部位產(chǎn)生局部熱擊穿，從而加速了電遷移現(xiàn)象的產(chǎn)生。

在半導體器件和集成電路中，電遷移是主要的失效機理之一。影響金屬電遷移的因素有多種，如金屬互連線的長寬厚、溫度、添加元素、晶粒尺寸結(jié)構(gòu)、表面處理等。

2.6其他原因

集成電路的失效機理眾多，除了上述幾種之外，還有如氧化層中電荷的影響，界面電荷產(chǎn)生的失效；輻照導致閾值電壓漂移，來自自然界和人工環(huán)境的輻照會對集成電路造成輻射損傷，導致閾值電壓變化，成為影響器件可靠性的重要因素[8]；由于外在干擾誘發(fā)的CMOS電路中的閂鎖效應也將影響到集成電路的可靠性；封裝材料發(fā)射的α粒子可使集成電路發(fā)生軟故障；集成電路中金屬鋁的化學腐蝕和電化學腐蝕對器件的可靠性帶來不利影響[9]。

3 集成電路的PHM技術方法

故障預測與健康管理（PHM）技術以失效物理為基礎，用于預測和評估產(chǎn)品或系統(tǒng)在實際環(huán)境中的可靠性[10]。以PHM技術實現(xiàn)對集成電路的可靠性保障和壽命預測，是降低集成電路可靠性保障費用的主要技術途徑，其包括通過減少備用集成電路、可靠性保障設備、定期測試人力等保障資源需求，降低維護保障費用；通過減少定期測試，特別是計劃外測試次數(shù)，提高完好率；通過健康感知，減少任務過程中因集成電路故障引起的風險，提高成功率。

依據(jù)狀態(tài)監(jiān)控時采集的信息源不同，集成電路的PHM技術可以分為三種類型：預警單元法、失效先兆監(jiān)控法和壽命損耗監(jiān)測法[11]。

3.1預警單元法

過去在煤礦系統(tǒng)中，常利用金絲雀比人類具有更靈敏的反應能力來探測有害氣體的存在。同理通過在集成電路中放置預警單元，在主單元失效之前提供預警，從而保障系統(tǒng)的安全。這種預警單元是一種易損元件，在相同的工作應力條件下，能夠先于被保護元件而失效，這正如電路中保險絲的作用。圖1展示了主單元和預警單元的失效分布。在同樣的工作負荷和環(huán)境情況下，預警單元能更快地進入耗損區(qū)，預示主單元即將到來的失效。預警單元法的實施途徑如圖2所示，首先分析被監(jiān)測元件的固有屬性，分析其工作模式及環(huán)境條件，進而確定相應故障機理及損失模型，基于上述分析選取具有相同屬性的元件確定加速應力。通過建立時間、應力、故障征兆間的數(shù)學模型，對比監(jiān)測預警元件與被測元件的相關參數(shù)預測被測元件的故障發(fā)生時間。

圖1 主單元和預兆單元的失效分布

圖2 預警單元法的實施途徑

3.2失效先兆監(jiān)控法

失效先兆往往是電路中一些失效前的異常信號，如輸出電壓電流、性能參數(shù)漂移等現(xiàn)象，通過對其進行監(jiān)控，通過建立這種信號與后期失效之間的因果關系，從而在所得數(shù)據(jù)分析基礎上建立故障診斷與預測方法。因此，監(jiān)控參數(shù)的選擇非常重要，如表1所示，列出了經(jīng)實驗驗證的電源電流異常作為CMOS集成電路性能異常的征兆參數(shù)[12]。

表1 半導體級別先兆失效

3.3壽命損耗監(jiān)測法

美國馬里蘭大學CALCE中心（系統(tǒng)產(chǎn)品失效分析與壽命評估中心）提出了壽命損耗監(jiān)測法，其流程如圖3所示[13]。這種方法利用環(huán)境與工作中的應力參數(shù)，建立應力-損傷模型，計算累積損傷來預報失效。這種方法的理論基礎是認為性能的退化是由全壽命周期負荷引起的，其程度與負荷的使用、運行情況有關。如果能夠測得負荷狀況，采用失效物理模型可以計算出產(chǎn)品的損傷，進行剩余壽命估計。

4 典型案例研究

下面以預警單元法為例，介紹集成電路電遷移（EM）失效的典型PHM技術案例。電遷移現(xiàn)象是在高電流密度作用下，由于金屬中的原子遷移所致。電流的傳輸將引起原子的運動，并導致質(zhì)量輸運。其結(jié)果使導體的某些部位產(chǎn)生空洞或小丘，引起金屬導體的開路或短路，如圖4所示[14]。從本質(zhì)上講，電遷移是金屬原子的擴散現(xiàn)象，其嚴重后果會使布線變窄甚至斷裂或者短路，從而使集成電路失效。

如圖5所示，給出了基于過零點比較器的電遷移預警電路，根據(jù)金屬互連線發(fā)生電遷移后阻值變大的原理進行設計。其中，I0為過應力電流源，I1為測試電流源，S1、S2為開關，前者為兩個R0電阻（電遷移電阻）串聯(lián)，后者為R1和1.2R1串聯(lián)（假設電阻發(fā)生電遷移時阻值有20%的變化）。假如沒有發(fā)生電遷移，即R0的阻值變化小于20%，比較器兩端輸入平衡，比較器輸出為“1”；假如發(fā)生電遷移使得R0的阻值變化超過20%，電壓比較器輸出發(fā)生電平翻轉(zhuǎn)，輸出為“0”，實現(xiàn)預警。

圖3 LCM方法流程

圖4 電源線電遷移引起的空洞和小丘現(xiàn)象

圖5 基于過零點比較器的電遷移預警電路

基于上述預警電路原理，考慮如圖6所示的基于全差分過零點比較器的集成電路電遷移失效預警電路結(jié)構(gòu)，由5部分組成：互連線測試結(jié)構(gòu)、兩級低增益放大器、高增益比較器、非交疊時鐘產(chǎn)生模塊和輸出級。

圖6 基于全差分過零比較的集成電路EM失效預警電路

圖7 測試結(jié)果

通過設置合適的信號源、電源電壓、示波器和實時采集軟件中所需的參數(shù)，采集和觀測電遷移預警電路的輸出結(jié)果，如圖7所示。

圖7（a）中上部分所顯示的方波代表電遷移預警電路的時鐘輸入信號，該信號由信號源提供。輸入方波的低電平表示電遷移預警電路處于應力階段，而方波輸入信號的高電平表示電遷移預警電路處于測試階段，其中輸入方波的低電平為0 V，輸入方波的高電平達3.3 V。圖7（a）中下部分所顯示的是代表電遷移預警電路的輸出信號，由設計可知電遷移預警電路未發(fā)生電遷移時，電遷移預警電路在測試階段的輸出信號為低電平；當發(fā)生電遷移超過20%時，電遷移預警電路在測試階段的輸出信號為高電平。從圖7（b）中看出在時鐘信號為高電平即電遷移預警電路處于測試階段時，其電遷移預警電路的輸出信號跳變?yōu)楦唠娖?，這意味著電遷移預警電路發(fā)生了電遷移現(xiàn)象，測試結(jié)果驗證了這種預警電路的正確性。

5 總結(jié)

集成度的提高和器件尺寸的縮小導致器件內(nèi)部電場和電流密度不斷增加，器件特性對缺陷的敏感度也大大增加。一個簡單的集成電路失效就足以導致整個系統(tǒng)的癱瘓，因此集成電路的可靠性保障非常重要。

傳統(tǒng)的方法采用的可靠性壽命試驗是在簡單應力條件下的可靠性壽命試驗數(shù)據(jù)計算得到，與集成電路處于多種應力環(huán)境的復雜實際工作狀態(tài)差別甚大。同時傳統(tǒng)方法針對失效后的集成電路開展的失效分析不但耗費大、耗時長，而且是一種事后診斷技術。從技術層面看，傳統(tǒng)的事后診斷、事后維修、定期測試等方法對瞬息萬變的新情況應變能力不足，特別是復雜嚴酷環(huán)境許多傳統(tǒng)分析評價手段無能為力。

本文介紹了在集成電路中加入預警單元，對集成電路故障失效先兆監(jiān)控的PHM方法。這種預警單元能夠先于主單元失效而提供預警，達到保證主單元安全的目的。其優(yōu)點是簡單易行、方便高效。預警單元根據(jù)實際需要可以靈活設計，驗證結(jié)果表明了這種方法的可行性。

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作者簡介：

趙文魁（1968—），男，陜西人，現(xiàn)從事集成電路工藝、器件可靠性研究，目前以第一發(fā)明人已申請國家專利30多項。

Failure Mechanism and Prognostics and Health Management for Integrated Circuits

YANG Decai
（School of Astronautics and Aeronautics,University of Electronic Science and Technology of China,Chengdu611731,China）

With the feature size of ICs (integrated circuits) scaling down and the integration density increasing up, their reliability problems become more and more severe. Implementation of PHM (prognostics and health management) to ICs based on physics of failure is to prevent catastrophes from occurring. In the paper, the failure mechanism of IC is introduced at first. Then method of prognostic cell to semiconductorlevel PHM is illustrated with some cases. Finally, the precursor circuit to EM (electro-migration) is presented and validated to show the efficiency of the proposed PHM scheme.

fault prognostics; health management; reliability; failure

TN406

A

1681-1070（2014）10-0033-06

楊德才（1974—），男，四川廣安人，博士，研究方向為半導體集成電路可靠性。

2014-05-15

中央高?；究蒲袠I(yè)務費項目基金資助（ZYGX2011J126）