劉力

【摘 要】采用Quartus II開(kāi)發(fā)環(huán)境，通過(guò)對(duì)一個(gè)2位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)，介紹了基于EDA技術(shù)的數(shù)字系統(tǒng)層次化設(shè)計(jì)方法。結(jié)果證明，該設(shè)計(jì)方法簡(jiǎn)單，易懂，性能可靠。

【關(guān)鍵詞】EDA技術(shù)；層次化設(shè)計(jì)；數(shù)字頻率計(jì)

1.引言

EDA技術(shù)是近幾年迅速發(fā)展起來(lái)的計(jì)算機(jī)軟件、硬件和微電子交叉的現(xiàn)代電子設(shè)計(jì)學(xué)科，是現(xiàn)代電子工程領(lǐng)域的一門(mén)新技術(shù)。它是以可編程邏輯器件（PLD）為物質(zhì)基礎(chǔ)，以計(jì)算機(jī)為工作平臺(tái)，以EDA工具軟件為開(kāi)發(fā)環(huán)境，以硬件描述語(yǔ)言（HDL）作為電子系統(tǒng)功能描述的主要方式，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。隨著電子設(shè)計(jì)技術(shù)的發(fā)展，20世紀(jì)90年代EDA技術(shù)得到全新的發(fā)展。這一階段的主要特征是采用“自頂向下”的設(shè)計(jì)理念，實(shí)現(xiàn)整個(gè)系統(tǒng)設(shè)計(jì)過(guò)程的自動(dòng)化。

層次化設(shè)計(jì)就是一種自頂向下的設(shè)計(jì)方法。這種設(shè)計(jì)是設(shè)計(jì)者以系統(tǒng)的要求出發(fā)，自頂向下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最終完成系統(tǒng)的硬件整體設(shè)計(jì)。其步驟為：首先設(shè)計(jì)出一個(gè)頂層原理圖，然后對(duì)系統(tǒng)中的每一個(gè)模塊采用硬件描述語(yǔ)言或原理圖的方式對(duì)其功能進(jìn)行描述。

本文以一個(gè)2位十進(jìn)制頻率計(jì)的設(shè)計(jì)，詳細(xì)說(shuō)明層次化設(shè)計(jì)方法的運(yùn)用。

2.數(shù)字頻率計(jì)設(shè)計(jì)系統(tǒng)的組成

本設(shè)計(jì)中的數(shù)字頻率計(jì)是一個(gè)2位十進(jìn)制數(shù)字頻率計(jì)，它由3個(gè)模塊組成：一個(gè)測(cè)頻控制模塊cfkz、有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器counter8和鎖存譯碼電路。數(shù)字頻率計(jì)系統(tǒng)的頂層電路原理圖如圖1所示。

3.各模塊電路的設(shè)計(jì)及仿真

3.1測(cè)頻控制信號(hào)發(fā)生器的設(shè)計(jì)

最簡(jiǎn)單的頻率測(cè)量方法就是在1s內(nèi)對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。這就要求測(cè)頻信號(hào)發(fā)生器cfkz的計(jì)數(shù)使能信號(hào)CNT_EN能產(chǎn)生一個(gè)1s脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每個(gè)計(jì)數(shù)器的使能端EN進(jìn)行同步控制。當(dāng)CNT_EN為低電平時(shí)，停止計(jì)數(shù)，并保持其所計(jì)的數(shù)；在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存LOCK的上升沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖存進(jìn)鎖存器，由外部的七段譯碼器譯出并穩(wěn)定顯示。鎖存信號(hào)之后，必須有一清零信號(hào)CLR對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的計(jì)數(shù)做準(zhǔn)備。高電平時(shí)，允許計(jì)數(shù)。測(cè)頻控制信號(hào)發(fā)生器由圖2的電路原理圖來(lái)實(shí)現(xiàn)，計(jì)數(shù)使能信號(hào)CNT_EN是一個(gè)脈寬為1s、頻率為0.5Hz的脈沖，鎖存信號(hào)LOCK和清零信號(hào)CLR相繼出現(xiàn)在停止計(jì)數(shù)以后。

將該模塊的電路設(shè)計(jì)通過(guò)Quartus II軟件進(jìn)行輸入、編譯、邏輯綜合和功能仿真，驗(yàn)證設(shè)計(jì)的正確性。

3.2 2位十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)

該計(jì)數(shù)器用兩片可預(yù)置的雙時(shí)鐘十進(jìn)制可逆計(jì)數(shù)器74192和兩片BCD碼7段顯示譯碼器74248組成。計(jì)數(shù)脈沖是上升沿有效，十位的計(jì)數(shù)脈沖采用個(gè)位最高位取反，是為了使兩位更好地保持同步。（該電路模塊見(jiàn)圖1）

3.3 鎖存譯碼器的設(shè)計(jì)

該鎖存譯碼器由一片8位鎖存器74374及2片七段BCD譯碼器74248構(gòu)成。其作用是使顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。（該電路模塊見(jiàn)圖1）

4.頂層電路的設(shè)計(jì)

使用Quartus II的原理圖輸入法完成各模塊原理圖的輸入，將各模塊進(jìn)行編譯、仿真，再生成各模塊的默認(rèn)電路符號(hào)。建立系統(tǒng)頂層原理圖文件，調(diào)用各模塊電路符號(hào)，完成圖1的頂層電路原理圖設(shè)計(jì)，并進(jìn)行編譯、仿真、硬件測(cè)試等。最后將設(shè)計(jì)結(jié)果下載到指定的CPLD芯片，連接硬件電路，最終完成整個(gè)系統(tǒng)的設(shè)計(jì)。

5.結(jié)束語(yǔ)

層次化設(shè)計(jì)方法在現(xiàn)代數(shù)字電路設(shè)計(jì)中有著明顯的優(yōu)勢(shì)，越來(lái)越受到設(shè)計(jì)者的歡迎。對(duì)一個(gè)復(fù)雜的數(shù)字電路系統(tǒng)，若我們采用傳統(tǒng)電路設(shè)計(jì)方法，工作量較大，而且也容易出錯(cuò)。運(yùn)用自頂向下的層次化設(shè)計(jì)方法，使設(shè)計(jì)進(jìn)一步細(xì)化，分模塊設(shè)計(jì)，條理清晰，整個(gè)復(fù)雜的系統(tǒng)設(shè)計(jì)變得容易調(diào)試，縮短了設(shè)計(jì)時(shí)間，準(zhǔn)確性和可靠性大大提高。

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