（河南工業(yè)貿(mào)易職業(yè)學院，鄭州 451191）

0 引言

隨著時代的發(fā)展，系統(tǒng)芯片集成度越來越高，功能多種多樣，可以滿足不同需求，以此同時產(chǎn)生的問題也同益劇增，例如對能量的消耗問題同漸突出。供電電壓雖然下降，但并沒有遏制功耗的增長，研究顯示功耗反而增加了兩倍。由于芯片面積越來越小，功率密度越來越大，不僅對封裝工藝提出了高要求，散熱系統(tǒng)設計業(yè)成為了設計難點。因此越來越多的研究聚焦于減小芯片的功耗，低功耗最顯而易見帶來的既是較長的使用壽命[1]。

由于集成電路實現(xiàn)超深亞微米級，同時特征電壓也隨之降低，可以實現(xiàn)小于1V，伴隨發(fā)展而來的是全新的問題，主要表現(xiàn)在噪聲和短溝道等效應對功耗的增加，如何在性能和功耗之間設置最佳平衡點成為了亟待解決的問題。在深亞微米級別，很多因素和效應會造成高速低功耗數(shù)據(jù)轉(zhuǎn)換器（以下簡稱ADC）設計難度大大增加。故為了解決這些問題，本文設計研發(fā)了一種全新的比較器，可以實現(xiàn)低功耗的需求。它的結(jié)構(gòu)內(nèi)核基礎(chǔ)為latch鎖存器，運用了開關(guān)運算放大器技術(shù)，不僅實現(xiàn)了高速低功耗，并且有很高的精度和傳輸速度。

1 國內(nèi)外研究概況

片上系統(tǒng)（System On Chip，以下簡稱SOC）的數(shù)模混合集成需要定制在單硅片上。高指標高性能數(shù)模轉(zhuǎn)換器是SOC的重要組成部分，在目前的信號與系統(tǒng)行業(yè)中，高指標高性能數(shù)模轉(zhuǎn)換器已經(jīng)成為了市場的寵兒。其中比較器是核心模塊，起到了最為關(guān)鍵的作用，它的性能對整體的精度、速度、功耗有著及其重要的影響。但傳統(tǒng)的比較器存在很多缺點，例如不能同時滿足速度和功耗的高要求，必須進行優(yōu)化改進。

縱觀國內(nèi)外，發(fā)展的趨勢是實現(xiàn)低功耗、低延遲和高速度[2]。

2006年8月，Analog Device Incorporation推出ADCMP60x比較器系列產(chǎn)品。它可以實現(xiàn)2.5V～5.5V電源范圍內(nèi)的完全R-R性能，延遲時問介于Ins和35 ns之間，適用于高速低功耗應用，其突出特點為可以再低電壓狀態(tài)下工作，不會出現(xiàn)電壓過低而造成的死區(qū)現(xiàn)象。

2006年10月，Austria micro systems推出AS1970-75比較器系列產(chǎn)品。它的突出特點是功耗低，可以達到8.5 u A，并提供1到4路輸入可選，輸入偏置電流僅為1pA。因為僅僅需要兩節(jié)AA電池驅(qū)動，它在便攜式設備領(lǐng)域取得了廣泛的應用。

2007年8月，National Semiconductor Corporation推出了LMH7322比較器系列產(chǎn)品。它最令人驚艷的特點是達到了全行業(yè)最低功率，典型值僅為21mA，傳播延遲極低，其數(shù)值為500ps。在相同的工況下，驅(qū)動電壓每增加50mV，散射只增加2.5ps，及其適用于節(jié)能環(huán)保領(lǐng)域。

2 比較器性能和基本電路結(jié)構(gòu)

2.1 比較器技術(shù)指標

我們通過比較器的正輸入減去負輸入的值來作為評價指標，值大于0時，輸出高電平，小于0時輸出低電平，為了方便表示，我們用縮寫VOH和VOL分別進行表示，其傳輸曲線如圖1所示。與此同時，我們用VP表示同相輸入電壓閾值，用Vn表示反相輸入電壓閾值。VOH代表輸出電平最大值，VOL代表輸出電平最小值。

圖2所示為有限增益比較器的傳輸曲線。

VIH代表輸出達到上限所需要的輸入電壓，VIL代表輸出達到下限所需要的輸入電壓，其輸入變化定義為比較器的精度。比較器特性包括靜態(tài)特性和動態(tài)特性兩大方面。如下所述為比較器各個參數(shù)定義。

差分輸入電壓范圍：指兩個信號輸入端允許最大電壓。

輸入共模范圍：指比較器能連續(xù)分辨的輸入電壓差值。

分辨率：指能夠輸出正確數(shù)字所需要的最小差分輸入信號。

輸入偏置電流：指無信號輸入時的電流平均值。

響應時間：指比較器的時域特性即對于差分輸入的響應時問。

傳輸延遲時間：又名比較速度，指輸入信號與輸出信號之間的時問差。

擺率：指輸入電壓達到上限時，即傳輸延遲時問不會再隨輸入電壓增大而變化是的電壓變化率。

輸入偏移電流：指改變輸出狀態(tài)的輸入電流絕對差值。

反沖噪聲：又名回踢噪聲，指輸出信號由于電荷饋通對輸入信號的反沖。

輸出電壓擺幅：指比較器的輸出正負電之差。

輸入失調(diào)電壓：指由于MOS管幾何尺寸誤差產(chǎn)生的偏移電壓。

2.2 比較器總體設計

比較器的分類規(guī)則有很多種，根據(jù)系統(tǒng)是否閉環(huán)可以分為開環(huán)和閉環(huán)式；根據(jù)功耗高低可以分為高功耗式和低功耗式；根據(jù)PCB板原理電路可以分成開環(huán)式和再生式；根據(jù)輸出結(jié)構(gòu)形式可以分為一端輸出結(jié)構(gòu)式和兩端輸出結(jié)構(gòu)式[3]。

2.2.1 離散時間比較器

離散時間比較器主要有兩種類型，分別為開關(guān)電容式和可再生式。

Latch比較器的另一個名字是可再生式比較器，它的位置通常在反饋的最后一級，而且往往設置為正反饋，以便可以通過前置放大器后端啟動來提高整體性能。

Latch的一般結(jié)構(gòu)如圖3所示。

圖3 Latch結(jié)構(gòu)示意圖

Latch的正反饋原理非常簡單，總結(jié)來說就是通過單位增益來實現(xiàn)正反饋。它的工作模式有兩種：1）終止發(fā)出正反饋信號，同時輸入信號傳遞到輸入端；2）正常發(fā)出正反饋信號，同時輸入信號傳遞到輸入端，根據(jù)輸入值來實現(xiàn)高低電平的不同。最常見的輔助器件為NMOS管，等效電路分析模型如圖4所示。

圖4 NMOS latch的小信號電路模型

2.2.2 高速比較器

高速比較器的目的是最大限度降低其傳輸延遲時間，這是可以把比較器分為數(shù)個級聯(lián)電路，如圖5所示，我們假設先決條件為每一級增益為A0，同時用l/t來代表單極點的值，在這種邏輯下，輸入變化值高于Vin，就會激發(fā)電路，使得每級電路都可以放大輸入信號。從圖中可以看出，放大器會受到前幾級信號的擺率限制。因此，對于前幾級電路，帶寬非常重要，對于后幾級電路，高擺率非常重要。故在整個鏈路里，前幾級和后幾級電路設計是不相同的[4]。

圖5 級聯(lián)比較器概念描述

3 高速低功耗比較器機構(gòu)設計

本文提出的設計指標如表1所示。

表1 設計指標

3.1 比較器結(jié)構(gòu)的選擇

為了實現(xiàn)最優(yōu)性能，本文采用了如下方案即在比較器前置放大器中應用開關(guān)運算放大器技術(shù)。這樣可以實現(xiàn)時鐘信號控制前置運算放大器輸出，需要連接在前置放大器和鎖存器之間的開關(guān)，總體速度就不會再被高阻信號影響，降低了比較器輸入端的回踢噪聲[5]。

3.2 比較器建模

比較器建模的設計關(guān)鍵是合理設計有限增益，輸入失調(diào)電壓，傳輸延遲時間等參數(shù)對應的元器件。本文應用了可以提高增益的含有預放大級的比較器，并采用了最小溝道長度來提高反相器速度，進而提高比較器速度[6]。

3.3 比較器結(jié)構(gòu)設計

本文提出的基于開關(guān)運算放大器技術(shù)的新型比較器結(jié)構(gòu)是建立在低電壓算放大器的動態(tài)鎖存器基礎(chǔ)之上的。電路原理圖如圖6和圖7所示。其中圖6所示開關(guān)開啟與閉合應用了雙路非交叉時鐘控制方法，這種雙路非交叉原理示意如圖8所示，主要起作用的零件為前置的晶體管M23A和M24A，由于它們可以實現(xiàn)輸出置位，所以被用在放大階段[7]。圖7中動態(tài)鎖存功能的實現(xiàn)是雙路非交叉時鐘控制方法的關(guān)鍵，主要依靠NMOS管和PMOS管CROSS功能，互補的同時作用于放置在后部的反向器，最終達到所需結(jié)果，并且縮短響應時間，極大的提高效率。

圖6 開關(guān)運放比較器

圖7 動態(tài)鎖存器

圖8 雙向非交疊時鐘原理圖

3.4 電路參數(shù)的確定

表2所示為開關(guān)運放比較器的電路設計參數(shù)。其中晶體管Ml/M2的長度沒為最小值兩倍是為了降低溝道長度，交叉耦合負載M4-M7的長度設為最小值4倍是為了實現(xiàn)最快再生速度。本文采用如圖9所示的偏置電路結(jié)構(gòu)以簡化比較器電路結(jié)構(gòu)設計。

表2 開關(guān)運放比較器的電路參數(shù)

圖9 比較器的偏置電路

3.5 輸入電容分析

如圖10所示，為了D/A轉(zhuǎn)換電路的性能和保持采樣電路不受輸入電容的影響，所以要對比較器的輸入電容進行分析。為解決以上問題，本文采用了增加單極點運算放大器的方法，這樣既實現(xiàn)了D/A轉(zhuǎn)換，又穩(wěn)定了保持采樣電路，實現(xiàn)了緩沖功能，是的性能不受波動影響。它可以實現(xiàn)低輸入電容，高輸入電阻，以便使得比較器的響應時間和速度達到技術(shù)指標。

圖10 前置放大器的輸入級：PMOS差分對

4 仿真分析

在經(jīng)過一系列的仿真分析之后，試驗結(jié)果表明該高速低功耗電壓比較器可以實現(xiàn)逐次逼近數(shù)模轉(zhuǎn)換功能，性能效率高，穩(wěn)定性好。如圖11所示為整個比較器的電路結(jié)構(gòu)，如圖12所示為比較器的測試電路，其中，我們可以看出，整個比較器一共有前置放大器，Latch鎖存器和偏置電路三大部分。

圖11 整個比較器的電路結(jié)構(gòu)

5 結(jié)論

應用本文的研究成果，基于INTEL 210nm的DSP CAPP工藝技術(shù)，可以實現(xiàn)1.8V直流電源供電條件下，12比特頻率下，1 MS/s速率下的逐次逼近式高速低功耗比較器應用。通過原理圖分析研究設計，經(jīng)過仿真分析等步驟證明該比較器的設計是符合設計指標和要求的，并且達到了高速低功耗標準。

在結(jié)構(gòu)設計上，通過采用latch結(jié)構(gòu)動態(tài)比較器降低功耗，采用由開關(guān)控制前置放大級電路提高比響應速度，實現(xiàn)了速度和功耗之間的完美動念特性平衡。仿真分析階段，通過搭建Confidence集成仿真環(huán)境，采用業(yè)內(nèi)成熟的SPECTRE軟件，應用SPSS和MATLAB工具軟件進行輔助計算，試驗結(jié)果一致表明電路設計實現(xiàn)了預期目標，前后仿真結(jié)果吻合，并且其優(yōu)勢明顯：功耗低（0.9mw），采樣頻率低（25MHz），面積?。?.0018 mm2）。

圖12 比較器的測試電路

在未來的工作中，可以進一步著眼于功耗和速率的優(yōu)化，這其中還有很大的潛力可以挖掘，所以在未來的研究里還需要更加深入的開展相關(guān)工作。

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