劉 佳，孫 立

（南京航空航天大學理學院，江蘇南京211100）

1 引 言

隨著光纖技術(shù)的不斷發(fā)展，光纖的應用越來越廣泛.光纖以其頻帶寬、容量大、衰減小等優(yōu)點為通信領域帶來了改革和創(chuàng)新，形成了一個新興產(chǎn)業(yè).數(shù)字通信對比傳統(tǒng)的模擬通信有抗干擾能力強、適用范圍廣、保密性能強、易于集成、功能穩(wěn)定等優(yōu)點[1].數(shù)字光纖通信兼有兩者的優(yōu)點，必將成為通信領域的發(fā)展方向.

視頻信號的光纖傳輸有實時、準確、清晰的優(yōu)點.在實驗領域，可以快速準確地傳遞實驗圖像，為實驗者提供更可靠的信息.在監(jiān)控方面，可以實時傳遞監(jiān)控圖像，既節(jié)約成本，又有高的傳輸質(zhì)量.因此，視頻信號的光纖傳輸?shù)难芯颗c實現(xiàn)，將方便人們的學習、工作和生活[2].

本文針對普通高等工科類學校中，非通信與信息等專業(yè)學科的普及性實驗教學科目研制的“視頻信號的數(shù)字光纖通信實驗儀”創(chuàng)新實踐項目.實驗儀器的使用，有利于幫助高等學?；A性學科實驗課程的提升，豐富與完善實驗課內(nèi)容，使學生了解現(xiàn)代技術(shù)的發(fā)展，掌握相關知識.

2 系統(tǒng)的硬件結(jié)構(gòu)

整套裝置由兩大部分組成：光接收器和光發(fā)射器.兩者之間以光纖連接.光發(fā)射和光接收器的工作原理相互關聯(lián)，一個是另一個的逆過程；光發(fā)射器是將視頻的電信號轉(zhuǎn)變成光信號，光接收器是將光信號轉(zhuǎn)變成視頻的電信號.

光接收器由光／電轉(zhuǎn)換部分、串并轉(zhuǎn)換部分、控制部分、D／A轉(zhuǎn)換部分、模擬信號放大部分組成.圖1是光接收器的電原理圖.

圖1 光接收器原理框圖

3 系統(tǒng)電路設計

3.1 電源

整套裝置僅以7.5V直流電源供電，內(nèi)部集成電路需用到5V，1.5V，3.3V的電源.5V電源由L7805三端穩(wěn)壓電源提供，3.3V和1.5V分別由ASM117－3.3和ASM117－1.5提供.

3.2 信號的接收及處理

3.2.1 光／電轉(zhuǎn)換模塊

裝置以單纖進行信號傳輸，光信號傳輸?shù)浇邮昭b置后，需要還原為電信號，即差分電壓數(shù)據(jù)流.采用型號為HNMS－XEMC41XSC20，工作波長在T1 310nm／R1 550nm的單纖雙向一體化收發(fā)模塊，將光信號轉(zhuǎn)換為電信號[3－4].轉(zhuǎn)換后的差分信號由RD＋和RD－輸出.電路如圖2所示.

圖2 光電轉(zhuǎn)換電路

3.2.2 串并轉(zhuǎn)換

裝置采用與發(fā)送器中的串化器DS92LV1023相匹配的解串器DS92LV1224.發(fā)送器中的串化器將10位的并行數(shù)據(jù)轉(zhuǎn)換為串行的差分數(shù)據(jù)流，因此在接收器中需用相應的解串器將串行差分數(shù)據(jù)流還原為并行數(shù)據(jù).

DS92LV1224內(nèi)部有鎖相環(huán)，在接收數(shù)據(jù)流時可根據(jù)數(shù)據(jù)的頻率自行匹配接收時鐘，外界只需為其提供參考時鐘.此處參考時鐘為16MHz，由FPGA控制部分提供.芯片還匹配了與解串后的數(shù)據(jù)同步的時鐘，以助于轉(zhuǎn)換后的并行數(shù)據(jù)輸出.參考時鐘和數(shù)據(jù)輸出時鐘分別為REFCLK和RCLK引腳.為了保證視頻信號的連續(xù)性和實時性，需避免芯片處于省電模式或高阻模式.因此PWRDN和REN需接高電平，RCLK－R／F接高電平，即選擇時鐘上升沿輸出數(shù)據(jù).

該組芯片有2種同步方式：快速同步和隨機同步.快速同步是由串化器發(fā)送一組由連續(xù)的6個“1”和“0”組成的同步信號，解串器收到信號后鎖定數(shù)據(jù)時鐘，鎖定完成之前LOCK保持高電平，同步完成后跳變?yōu)榈碗娖?同步信號的發(fā)送是由串化器的SYNC1和SYNC2控制的，只要兩者之一置高電平持續(xù)時間超過6個時鐘周期，串化器就開始連續(xù)發(fā)送同步信號.快速同步具有快速準確的優(yōu)點，但在長距離的信號傳輸中，光纖只傳遞數(shù)據(jù)，無法很好地傳遞串化器和解串器的SYNC和LOCK信號.因此采用隨機同步方式.隨機同步方式串化器不需發(fā)送同步信號，解串器直接對數(shù)據(jù)流進行鎖定，實現(xiàn)同步，鎖定丟失后，解串器會重新鎖定時鐘[5－6].將LOCK接到FPGA以進行實時控制.芯片電路如圖3所示.

圖3 串并轉(zhuǎn)換電路

3.3 控制部分

電路采用型號為EPIC3144C8的FPGA為主控芯片，由32MHz的晶振提供工作時鐘.芯片共有4個時鐘輸入端，選其一輸入晶振時鐘.由于FPGA各個模塊都用到，所以各個模塊都需要供電和接地.

FPGA內(nèi)部有2個鎖相環(huán)，可以進行分頻和倍頻，以得到不同的頻率.D／A轉(zhuǎn)換芯片和串并轉(zhuǎn)換芯片的時鐘由FPGA提供.由解串器傳輸過來的10位數(shù)據(jù)是在發(fā)送端由8位數(shù)據(jù)編碼得到的，因此在數(shù)模轉(zhuǎn)換之前需對數(shù)據(jù)進行解碼.解碼是在FPGA中由程序控制完成的.程序采用AS（主動）配置方式下載到FPGA.

3.4 D／A轉(zhuǎn)換及視頻信號輸出

3.4.1 D／A轉(zhuǎn)換部分

采用美國模擬器件公司出品的AD9708，它屬于高性能、低功耗CMOS數(shù)模轉(zhuǎn)換器，能提供出色的交流和直流性能，支持最高1.25×108s－1的更新速率.工作時鐘設為16MHz，由FPGA提供.

AD9708的外圍電路如圖4所示.其中REFLO是轉(zhuǎn)換基準的參考地，此腳接地禁用內(nèi)部參考電壓.COMP1是噪聲衰減模式設置端，此處串接0.1μF的電容能達到較好的轉(zhuǎn)換效果.R9是終端匹配電阻以消除高頻振蕩.C9和C10用以濾除數(shù)字電源紋波，C6和C7用以濾除模擬電源紋波.并行數(shù)據(jù)由DB0～DB7輸入，轉(zhuǎn)換后的數(shù)據(jù)由IOUTA輸出.此處輸出的信號須經(jīng)運放放大后，才能滿足通用性視頻顯示器的技術(shù)要求[7].

圖4 D／A轉(zhuǎn)換電路

3.4.2 模擬放大及視頻信號輸出

采用AD8042實現(xiàn)信號的放大，如圖5所示.U1A將AD9708輸出的電流信號轉(zhuǎn)換為電壓信號，其中C1主要作用是去除高頻干擾.U1B作為電壓跟隨器，用于阻抗匹配.要求的輸出阻抗是75Ω，電壓跟隨器使輸出阻抗為0，再串聯(lián)1個75Ω電阻（在U1B的7腳之后，圖中未標出），來滿足匹配要求.

圖5 模擬信號放大電路

4 程序設計及仿真

系統(tǒng)采用VerilogHDL語言進行程序編寫，在QuartusⅡ環(huán)境編輯仿真[8－9].FPGA的工作：

1）提供D／A轉(zhuǎn)換芯片AD9708的工作時鐘和串并轉(zhuǎn)換芯片LV1224的參考時鐘，AD9708工作時鐘和LV1224的參考時鐘均為16MHz，是系統(tǒng)晶振時鐘的二分頻.

2）獲取串并轉(zhuǎn)換后的10位數(shù)據(jù)，進行解碼，還原為編碼前的8位數(shù)據(jù)，并將解碼后的數(shù)據(jù)傳送給數(shù)模轉(zhuǎn)換芯片.

裝置采用的8B10B編碼方式，分為3B4B和5B6B進行編碼.解碼部分依照編碼時相同的分發(fā)將10位數(shù)據(jù)分為4B和6B分別解碼[10].

程序以4B3B，6B5B分別查表的方式實現(xiàn).解碼后再按順序組合成8位數(shù)據(jù).

程序仿真圖（見圖6）中，adin是編碼之前的8位數(shù)據(jù)，設為逐次加一的計數(shù)數(shù)據(jù)，為了方便比較，圖中用十進制表示.編碼后的10位數(shù)據(jù)為data10b，adout是解碼后的數(shù)據(jù).可以看到雖有延遲，解碼后數(shù)據(jù)仍為計數(shù)數(shù)據(jù).因此程序可以準確地實現(xiàn)解碼功能.

圖6 程序仿真圖

5 結(jié)束語

光纖通信技術(shù)的發(fā)展與應用方興未艾，越來越普及[11]；但高等院校的基礎性學科以及相關專業(yè)課程的配套性實驗課，卻普遍存在不足、遲后和落伍的現(xiàn)象；這種跟不上形勢發(fā)展需要的局面，嚴重的弱化了高等院校的功能與作用，因此研制開發(fā)新型實驗儀器，完善理論與實驗相配套，并密切緊跟當今科技發(fā)展的步伐，滿足不同層次的教學需求，提高高等教學質(zhì)量，有著積極而重大的意義和作用.另外，全電視信號中除了視頻信號外，還包括音頻信號，其聲音信息的有效轉(zhuǎn)換傳輸處理，是應用領域中不可缺少的內(nèi)容與完備.除了單向通信外，收發(fā)設備之間相互進行信息交換，實現(xiàn)雙向通信、完成反向控制功能，在光纖通信應用領域中獲得廣泛應用和普及.這些課題的技術(shù)性拓展轉(zhuǎn)換，其移植到實驗室的相關專業(yè)應用性的開發(fā)，必將有廣闊的發(fā)展前景與市場.

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