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        基于FPGA的數(shù)字頻率計設(shè)計

        2015-09-11 15:34:08荊科科
        科技視界 2015年26期
        關(guān)鍵詞:模塊設(shè)計頻率計

        荊科科

        【摘 要】設(shè)計是以FPGA為處理模塊,以VHDL做為描述語言。20MHz的晶振做為主時鐘,外部兩個按鍵分別是使能按鍵和復(fù)位按鍵,便于進(jìn)行人工控制。該設(shè)計通過直接測量的方法對被測信號的頻率進(jìn)行檢測并顯示。詳細(xì)介紹了系統(tǒng)的各個設(shè)計模塊,并對調(diào)試過程進(jìn)行說明。該設(shè)計可以做成便攜式手持設(shè)備用于測量手機(jī)中的實(shí)時時鐘信號頻率,還可以對音頻信號的頻率進(jìn)行檢測。

        【關(guān)鍵詞】FPGA;頻率計;VHDL;模塊設(shè)計;元件例化

        0 引言

        頻率計是根據(jù)其應(yīng)用來設(shè)計的。頻率計數(shù)器最常見的應(yīng)用是確定發(fā)射機(jī)和接收機(jī)的特性。發(fā)射機(jī)的頻率必須進(jìn)行檢驗和校準(zhǔn),才能符合有關(guān)規(guī)章制度的要求。頻率計數(shù)器能對輸出頻率和一些關(guān)鍵的內(nèi)部頻率點(diǎn)(如本振)進(jìn)行測量,查明無線電發(fā)射時候是否滿足技術(shù)指標(biāo)。

        頻率計數(shù)器的另一些應(yīng)用包括計算機(jī)領(lǐng)域,在此領(lǐng)域中的數(shù)據(jù)通信、微處理器和顯示器中都使用了高性能時鐘。對性能要求不高的應(yīng)用領(lǐng)域包括對機(jī)電產(chǎn)品進(jìn)行測量。本設(shè)計采用FPGA作為控制核心,利用直接測量法對被測信號的頻率進(jìn)行測量顯示。

        1 設(shè)計要求

        1)設(shè)計4位十進(jìn)制數(shù)字顯示的頻率計,其頻率測量范圍為10k—9999kHz;

        2)要求量程能夠自動轉(zhuǎn)換;

        3)當(dāng)輸入的信號小于10kHz時,輸出顯示全0;當(dāng)輸入的信號大于9999kHz時,輸出顯示全F。

        2 設(shè)計原理

        本設(shè)計利用直接測量法進(jìn)行測量計算,用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘,對比測量其他信號的頻率,也就是周期性的被測信號在單位時間內(nèi)變化的次數(shù)。

        計數(shù)器是嚴(yán)格按照f=N/T的定義進(jìn)行測頻,其對應(yīng)的測頻原理方框圖如圖1所示。工作時間波形如圖2所示。

        頻率計的系統(tǒng)主要由被測信號、計數(shù)器電路、鎖存器電路、時分復(fù)用、譯碼顯示、時鐘輸入和分頻電路組成

        2.1 整體設(shè)計思路

        本設(shè)計以頻率為20MHz的晶振作為主時鐘,在設(shè)計中,需要用到的信號有頻率為5Hz的閘門信號,25Hz的按鍵消抖延時信號以及200Hz的數(shù)碼管動態(tài)顯示掃描信號;這三種信號由分頻器產(chǎn)生。分頻器產(chǎn)生的5Hz頻率的信號傳輸?shù)接嫈?shù)器,計數(shù)器對閘門信號進(jìn)行分析,在高電平期間計數(shù)器對被測信號的周期進(jìn)行計數(shù),當(dāng)閘門信號為低電平時停止計數(shù),將記錄的數(shù)據(jù)傳輸?shù)芥i存器。鎖存器對數(shù)據(jù)鎖存后,計數(shù)器即可清零,為下一次計數(shù)做好準(zhǔn)備。鎖存器再將本次記錄的數(shù)據(jù)傳輸?shù)斤@示模塊,顯示模塊對待顯示數(shù)據(jù)進(jìn)行譯碼后輸出到數(shù)碼管進(jìn)行顯示。計數(shù)器在正常工作狀態(tài)下,不斷記錄新數(shù)據(jù),最終傳輸?shù)斤@示模塊,使頻率計實(shí)時更新數(shù)據(jù)。現(xiàn)將每個模塊的設(shè)計原理介紹如下。

        2.2 計數(shù)器的設(shè)計

        計數(shù)器的功能主要是在基準(zhǔn)時間內(nèi)對被測信號的周期進(jìn)行計數(shù)如圖3所示。

        其中enable是使能信號,高電平有效。cp3是閘門信號;input是被測信號;reset是復(fù)位信號,低電平有效;play0~play3是4位BCD顯示輸出,用于顯示0~9的數(shù)值;decimal是小數(shù)點(diǎn)輸出位。

        使能信號enable由外部按鍵控制,當(dāng)為高電平時計數(shù)器開始對被測信號進(jìn)行測量;復(fù)位信號reset同樣由外部按鍵控制,當(dāng)輸入低電平時系統(tǒng)復(fù)位;閘門信號cp3由經(jīng)硬件描述語言編寫的分頻器對外部20M晶振進(jìn)行分頻產(chǎn)生,cp3是周期為0.2s的方波信號;計數(shù)器正常工作時,當(dāng)檢測到外部有被測信號input輸入時啟動計數(shù)功能;在閘門信號cp3的高電平時段內(nèi)即0.1s對被測信號計數(shù)。計數(shù)器內(nèi)部含有數(shù)據(jù)存儲單元play0~play3,將單位時間內(nèi)檢測到的被測信號頻率進(jìn)行記錄保存,待傳入顯示模塊。除了以上信號外,計數(shù)模塊還包含兩個溢出標(biāo)志信號overflow和low,當(dāng)被測信號的頻率小于10kHz或大于9999kHz時,頻率計顯示全“0”或全“F”。

        2.3 鎖存器的設(shè)計

        該部分電路用于對計數(shù)器的數(shù)據(jù)進(jìn)行鎖存,保證計數(shù)模塊的數(shù)值能正確的輸出進(jìn)行顯示。本模塊內(nèi)部包含一個進(jìn)程語句,敏感信號為閘門信號cp3和復(fù)位信號reset。當(dāng)語句檢測到閘門信號cp3出現(xiàn)下降沿時,鎖存器將由計數(shù)器傳輸過來的信號進(jìn)行鎖存,從而釋放計數(shù)器,使計數(shù)器能夠進(jìn)行下一輪的計數(shù),實(shí)現(xiàn)數(shù)據(jù)的實(shí)時更新。鎖存器的方塊圖如圖4所示。

        2.4 分頻器的設(shè)計

        該模塊中輸入端口cp_20m為20MHz外部晶振輸入端,分頻器利用硬件描述語言對晶振信號進(jìn)行分頻,最終輸出3個不同頻率的信號,即cp1、cp2和cp3。在進(jìn)行硬件描述時,先對晶振的20MHz信號進(jìn)行50000分頻產(chǎn)生內(nèi)部信號cp(頻率為400Hz的信號)。信號cp1為cp的2分頻輸出頻率為200Hz用于動態(tài)掃描顯示的時基信號;信號cp2為cp1的8分頻輸出頻率為25Hz,用于按鍵的消抖;信號cp3為cp1的40分頻輸出頻率為5Hz,即形成一個0.1S的閘門時間,做為計數(shù)器的閘門信號等。分頻器方塊圖如圖5所示。

        2.5 顯示電路的設(shè)計

        該模塊是描述動態(tài)掃描數(shù)碼管顯示代碼。其中cp1是一個200Hz的掃描頻率。p0,p1,p2,p3是從鎖存器傳輸過來的4個待顯示十進(jìn)制數(shù),信號show為送入到數(shù)碼管的輸出字形碼信號,sel為數(shù)碼管的位選信號。low和overflow為兩個溢出狀態(tài)標(biāo)志信號。在代碼中利用cp1的上升沿觸發(fā)進(jìn)程語句,進(jìn)程語句中先判斷位選信號該顯示哪一位;例如顯示第一位時,對位選信號賦值sel<=“0001”,然后對第一位數(shù)據(jù)p0進(jìn)行譯碼,輸出到數(shù)碼管的字形端進(jìn)行顯示,以此類推,每5ms(cp1為200Hz)顯示一位數(shù)據(jù),四位數(shù)據(jù)循環(huán)顯示使數(shù)碼管穩(wěn)定顯示數(shù)據(jù)。

        2.6 頂層文件的設(shè)計

        頂層文件的設(shè)計可以先用原理圖輸入法,對各個模塊進(jìn)行正確連線,待調(diào)試無誤后,再根據(jù)原理圖輸入法,采用元件例化的方法對頂層文件進(jìn)行描述。頂層原理圖如圖6所示。

        3 調(diào)試技巧

        在調(diào)試過程中以各個模塊為單位,編好代碼后先進(jìn)性波形圖仿真,對各個模塊的波形圖進(jìn)行分析,如存在問題及時對代碼進(jìn)行分析修改;若波形圖不存在問題再進(jìn)行整體電路的描述設(shè)計。若直接進(jìn)行整體設(shè)計再分析的話,很難判斷錯誤出現(xiàn)的位置,導(dǎo)致設(shè)計效率的降低。另外在對計數(shù)模塊進(jìn)行波形仿真時,建議先將起初的50000分頻適當(dāng)修改為500分頻,并在設(shè)置被測信號的頻率時也相應(yīng)的降低頻率。若不進(jìn)行修改,在進(jìn)行波形仿真時,軟件要仿真運(yùn)算很長時間,同樣會降低效率。當(dāng)對計數(shù)模塊的波形分析無誤后再改回原代碼的50000分頻既可。

        4 硬件配置

        本設(shè)計的硬件測試是基于GW48系列SOPC/EDA實(shí)驗開發(fā)系統(tǒng)現(xiàn)代DSP實(shí)驗開發(fā)系統(tǒng),該設(shè)備的顯示模塊采用動態(tài)掃描時,其數(shù)碼管的硬件引腳配置如圖7所示。

        數(shù)碼管的字形碼分別對應(yīng)管腳:a:173;b:169;c:168;d:167;e:166;f:165;g:164;h:163四位數(shù)碼管的位選端分別對應(yīng)管腳:個位:162;十位:161;百位:160;千位:159。

        【參考文獻(xiàn)】

        [1]譚會生.EDA技術(shù)及應(yīng)用實(shí)踐[M].2版.湖南大學(xué)出版社,2010.

        [2]潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程[M]..3版.科學(xué)出版社,2006.

        [3]潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程——VHDL[M].4版.科學(xué)出版社,2010.

        [責(zé)任編輯:鄧麗麗]

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