張欣， 倪豪， 褚志齊， 李方洲， 李春智

(天津工業(yè)大學(xué) 天津市電氣裝備智能控制重點(diǎn)實(shí)驗(yàn)室，天津 300387)

0 引 言

無線電能傳輸(wireless power transport，WPT)技術(shù)可以實(shí)現(xiàn)電氣隔離，擺脫有形介質(zhì)將電能從電源端傳遞至用電設(shè)備的一種電能傳輸方式。由于其傳輸電能方便靈活，具有廣闊的應(yīng)用前景[1]。目前能夠?qū)崿F(xiàn)無線電能傳輸?shù)姆绞街饕须姶泡椛涫?、電?chǎng)耦合式、磁場(chǎng)耦合式、超聲波等[2-3]。磁耦合諧振式WPT則利用強(qiáng)磁耦合諧振技術(shù)，使其具有傳輸距離遠(yuǎn)，傳輸功率大等優(yōu)點(diǎn)，因此得到了眾多關(guān)注[4-5]。感應(yīng)耦合式無線電能傳輸技術(shù)中也有磁諧振，可以降低電能傳輸過程中的無功損耗，提高WPT系統(tǒng)的傳輸效率。在電能傳輸過程中，工作溫度、寄生參數(shù)和收發(fā)線圈距離等改變以及加入外界異物都會(huì)引起諧振頻率的變化，在電源頻率不變的情況下，系統(tǒng)會(huì)發(fā)生失諧，導(dǎo)致傳輸效率和功率大大降低[6-7]。

為了避免系統(tǒng)失諧，提高傳輸功率和效率，目前主要有阻抗匹配和頻率跟蹤控制兩種方法。文獻(xiàn)[8-11]均采用自適應(yīng)阻抗匹配的方法改變系統(tǒng)的網(wǎng)絡(luò)參數(shù)來解決失諧問題。但是這種方法會(huì)使系統(tǒng)的其他參數(shù)也發(fā)生改變，在實(shí)際工程中互操作性不強(qiáng)。文獻(xiàn)[12-14]采用補(bǔ)償電容陣列的方法來調(diào)諧，方式較為復(fù)雜，不易實(shí)現(xiàn)，而且電容值之間的步長(zhǎng)較大，因此調(diào)諧精確度有限。頻率跟蹤控制較前兩種方法實(shí)現(xiàn)簡(jiǎn)單，跟蹤速度快，調(diào)整精度高等優(yōu)點(diǎn)，因此成為了研究的熱點(diǎn)。文獻(xiàn)[15]采用模擬鎖相環(huán)實(shí)現(xiàn)了頻率跟蹤，但是模擬鎖相環(huán)電路設(shè)計(jì)復(fù)雜，抗噪性能差且中心頻率不可變，鎖相范圍較窄。文獻(xiàn)[16]采用基于最大接收電壓的頻率跟蹤控制方法，該方法監(jiān)測(cè)接收端的電壓，根據(jù)電壓的反饋信息來調(diào)整發(fā)射源的頻率，但是這種頻率跟蹤的方法精確度較低。文獻(xiàn)[17]提出了一種基于短路電流檢測(cè)的新型頻率跟蹤方法，該方法可以在多個(gè)振蕩周期內(nèi)實(shí)現(xiàn)精確的頻率校正，但是這種方法抗干擾性不足。文獻(xiàn)[18]采用DSP & FPGA編程方法實(shí)現(xiàn)頻率跟蹤控制，但是其跟蹤的頻率范圍有限(100～500 kHz)。文獻(xiàn)[19]通過FPGA編程的方法實(shí)現(xiàn)了一種全數(shù)字鎖相環(huán)，分析了鎖相環(huán)的數(shù)學(xué)模型，但是只是對(duì)頻率跟蹤控制進(jìn)行探討，沒有研究頻率跟蹤范圍，也沒有相應(yīng)的程序保證系統(tǒng)(ZVS)軟開關(guān)的實(shí)現(xiàn)。文獻(xiàn)[20]采用了一種微分鎖相環(huán)的失諧控制策略對(duì)系統(tǒng)諧振頻率進(jìn)行跟蹤，減小了無線電能傳輸系統(tǒng)功率的波動(dòng)程度。

本文針對(duì)無線電能傳輸過程中的頻率失諧現(xiàn)象，基于FPGA設(shè)計(jì)了一種具有動(dòng)態(tài)分頻和動(dòng)態(tài)時(shí)滯功能的自適應(yīng)模值全數(shù)字鎖相環(huán)(all digital phase locked loop,ADPLL)，對(duì)發(fā)射線圈電流頻率和相位進(jìn)行跟蹤。動(dòng)態(tài)分頻功能使鎖相環(huán)中心頻率也能隨著線圈的諧振頻率波動(dòng)而變化，提高了鎖相范圍；自適應(yīng)模值功能可以根據(jù)相位差動(dòng)態(tài)調(diào)節(jié)K模值，解決了傳統(tǒng)鎖相環(huán)鎖相精度和鎖相速度之間的矛盾；動(dòng)態(tài)時(shí)滯功能可以對(duì)系統(tǒng)阻抗角進(jìn)行控制，保證系統(tǒng)在不同工況下都呈弱感性，以實(shí)現(xiàn)ZVS軟開關(guān)；利用FPGA實(shí)現(xiàn)的頻率跟蹤系統(tǒng)為全硬件結(jié)構(gòu)，比傳統(tǒng)的頻率跟蹤系統(tǒng)的跟蹤速度更快。將該鎖相環(huán)應(yīng)用于感應(yīng)耦合式WPT技術(shù)，實(shí)現(xiàn)了全數(shù)字無線電能傳輸控制系統(tǒng)。

1 基于雙邊SS-WPT系統(tǒng)模型

1.1 耦合電路模型

無線電能傳輸主要有四種基本拓?fù)浣Y(jié)構(gòu)，分別為串-串(SS)型，串-并(SP)型，并-串(PS)和并-并(PP)。其中SS型最為結(jié)構(gòu)簡(jiǎn)單，易于分析[21]。因此本文采用SS型拓?fù)浣Y(jié)構(gòu)。

圖1為SS型拓?fù)浣Y(jié)構(gòu)等效模型。其中：C1、C2分別為發(fā)射端和接收端的補(bǔ)償電容；L1、L2分別為接收線圈和發(fā)射線圈電感；M為線圈互感；R1、R2分別為發(fā)射線圈和接收線圈的電阻；R0為負(fù)載電阻。

圖1 SS型拓?fù)浣Y(jié)構(gòu)等效電路Fig.1 SS topology equivalent circuit

1.2 頻率跟蹤控制原理分析

由圖1可得，發(fā)射線圈等效阻抗為

(1)

接收線圈等效阻抗為

(2)

根據(jù)圖1，采用回路電流法可得回路電流方程：

(3)

聯(lián)立方程可得發(fā)射線圈和接收線圈的回路電流為：

(4)

(5)

由此可得，發(fā)射端輸入效率P1、負(fù)載R0的接收功率P2分別為：

(6)

(7)

系統(tǒng)的傳輸效率為

(8)

當(dāng)系統(tǒng)處于串聯(lián)諧振狀態(tài)時(shí)虛部為0，Z1=R1，Z2=R0+R2，此時(shí)最高傳輸效率為

(9)

當(dāng)電源輸出頻率與兩線圈諧振頻率相等時(shí)，可以實(shí)現(xiàn)電能最大效率傳輸。

接收線圈對(duì)發(fā)射線圈的引入阻抗

(10)

發(fā)射線圈的引入阻抗

(11)

原邊電壓與電流的相位角可通過Zin得出

(12)

其中互感

(13)

諧振角頻率為

ω=2πf。

(14)

從上式可以看出，系統(tǒng)阻抗角φ與ω、L1、L2、C1、C2、R1、R2、R0和k這些參數(shù)都有關(guān)系。系統(tǒng)在工作過程中，這些參數(shù)的變化都會(huì)引起系統(tǒng)阻抗角的變化，因此如何對(duì)系統(tǒng)阻抗角進(jìn)行控制，使其不會(huì)因?yàn)閰?shù)的變化而變化至關(guān)重要。

2 FPGA頻率跟蹤方法

2.1 全數(shù)字鎖相環(huán)的結(jié)構(gòu)和數(shù)學(xué)模型

圖2為全數(shù)字鎖相環(huán)的基本結(jié)構(gòu)圖，主要由數(shù)字鑒相器、數(shù)字環(huán)路濾波器、脈沖增減控制單元和N分頻器組成。

圖2 全數(shù)字鎖相環(huán)基本結(jié)構(gòu)圖Fig.2 Basic structure diagram of all-digital phase-locked loop

全數(shù)字鎖相環(huán)工作過程為：數(shù)字鑒相器對(duì)輸入信號(hào)Sig_in和反饋信號(hào)Sig_out進(jìn)行相位比較，并根據(jù)反饋信號(hào)超前或滯后輸入信號(hào)輸出相位超前信號(hào)ah和相位滯后信號(hào)be。數(shù)字環(huán)路濾波器會(huì)根據(jù)接收到ah信號(hào)和be信號(hào)，輸出進(jìn)位脈沖信號(hào)inc和借位脈沖信號(hào)dec，脈沖增減控制單元會(huì)根據(jù)inc信號(hào)和dec信號(hào)進(jìn)行增減脈沖處理，經(jīng)過N分頻器后反饋回?cái)?shù)字鑒相器。

根據(jù)其輸出特性，得出其傳遞函數(shù)為：

(15)

(16)

化簡(jiǎn)后得

(17)

其中：f0為系統(tǒng)時(shí)鐘頻率；K為數(shù)字環(huán)路濾波器的計(jì)數(shù)器模值；N為分頻系數(shù)。對(duì)本鎖相環(huán)進(jìn)行研究，取f0為50 MHz，N為1 074，選擇不同的參數(shù)值K，利用Matlab對(duì)上述數(shù)學(xué)模型的不同K值進(jìn)行階躍響應(yīng)仿真，仿真結(jié)果如圖3所示。

圖3 鎖相環(huán)的階躍響應(yīng)仿真圖Fig.3 Simulation diagram of the step response of the phase-locked loop

傳遞函數(shù)H(s)為慣性環(huán)節(jié)，要獲得良好的響應(yīng)效果，要取合適的T值。由一階慣性的幅相特性可知，截止頻率會(huì)隨著T減小逐漸增大，轉(zhuǎn)折頻率會(huì)逐漸增大。從時(shí)域和頻域來看，系統(tǒng)的帶寬越大，時(shí)域的響應(yīng)速度也就越快，系統(tǒng)跟蹤輸入信號(hào)的能力就越強(qiáng)。由式(16)可知，K值越小，在高頻率的采樣系統(tǒng)中，高控制頻率的系統(tǒng)性能越好，所取得的控制效果越好。

由仿真結(jié)果可知，當(dāng)K=2時(shí)鎖相環(huán)的響應(yīng)速度最快，但是調(diào)整步長(zhǎng)最大，鎖定時(shí)的相位誤差也最大。隨著K值的增加，系統(tǒng)的響應(yīng)速度變慢，但是調(diào)整步長(zhǎng)變小，鎖定時(shí)的相位誤差也隨之減小。由此可知：模值K的取值可以根據(jù)數(shù)字鑒相器輸出的誤差大小來而定。當(dāng)誤差較大時(shí)，應(yīng)該選擇較小的K模值，可以縮短捕獲時(shí)間；當(dāng)鑒相誤差較小時(shí)，應(yīng)該選擇較大的K模值，可以提高鎖相精確度。因此，可以根據(jù)鑒相誤差的大小，設(shè)計(jì)一種自適應(yīng)K模值的鎖相環(huán)系統(tǒng)，實(shí)時(shí)動(dòng)態(tài)調(diào)整K模值的大小，以解決鎖相時(shí)間和鎖相精確度之間的矛盾。

2.2 自適應(yīng)模值全數(shù)字鎖相環(huán)

為了解決傳統(tǒng)鎖相環(huán)鎖相時(shí)間和鎖相精確度之間的矛盾，本文改進(jìn)了傳統(tǒng)的鎖相環(huán)，提出了一種自適應(yīng)模值全數(shù)字鎖相環(huán)對(duì)發(fā)射線圈的電流進(jìn)行實(shí)時(shí)快速跟蹤。自適應(yīng)模值選擇模塊可以根據(jù)鑒相誤差實(shí)時(shí)動(dòng)態(tài)調(diào)整K模值，使該鎖相環(huán)始終工作在最優(yōu)K模值狀態(tài)下，保證了控制系統(tǒng)的穩(wěn)定性和快速性。此ADPLL主要由數(shù)字鑒相器、數(shù)字環(huán)路濾波器、增減脈沖計(jì)數(shù)器、信號(hào)寬度測(cè)量以及動(dòng)態(tài)分頻、動(dòng)態(tài)時(shí)滯等部分組成，其整體結(jié)構(gòu)圖如圖4所示。

圖4 改進(jìn)的全數(shù)字鎖相環(huán)整體結(jié)構(gòu)圖Fig.4 Improved overall structure diagram of all-digital phase-locked loop

數(shù)字鑒相器采用雙D觸發(fā)式鑒相器，主要由兩個(gè)D觸發(fā)器組成，主要功能是比較兩個(gè)信號(hào)的相位差。該鑒相器可在輸出相位超前信號(hào)ah和相位滯后信號(hào)be的同時(shí)輸出相位誤差信號(hào)ua。

如圖5所示，為自適應(yīng)模值選擇模塊結(jié)構(gòu)圖，由誤差量化環(huán)節(jié)、自適應(yīng)模值控制器和數(shù)字環(huán)路濾波器組成。ua為鑒相器輸出的相位誤差信號(hào)，Clk為系統(tǒng)時(shí)鐘信號(hào)，Reset為系統(tǒng)復(fù)位信號(hào)。

圖5 自適應(yīng)控制器結(jié)構(gòu)圖Fig.5 Adaptive controller structure diagram

誤差量化環(huán)節(jié)根據(jù)數(shù)字鑒相器輸出的鑒相誤差ua來確定不同m值，輸出到自適應(yīng)模值選擇器中。其主要原理是：當(dāng)ua為高電平時(shí)，誤差計(jì)數(shù)器會(huì)對(duì)其進(jìn)行計(jì)數(shù)，在ua的下降沿，誤差計(jì)數(shù)器清零，并將計(jì)數(shù)值以時(shí)鐘周期為單位轉(zhuǎn)換為計(jì)數(shù)值m。

自適應(yīng)模值選擇控制器內(nèi)有比較器和數(shù)據(jù)選擇器，可將計(jì)數(shù)值m與預(yù)先設(shè)定的值Emax=150、Emid=50、Emin=20進(jìn)行比較，當(dāng)計(jì)數(shù)值大于Emax時(shí)，輸出model=00；當(dāng)計(jì)數(shù)值大于Emid時(shí)，輸出model=01；當(dāng)計(jì)數(shù)值大于Emin時(shí)，輸出model=10；當(dāng)計(jì)數(shù)值小于Emin時(shí)，輸出model=11。

數(shù)字環(huán)路濾波器根據(jù)輸入的model值來設(shè)置可逆計(jì)數(shù)器的Km值。當(dāng)model=00時(shí)，Km=2；當(dāng)model=01時(shí)，Km=4；當(dāng)model=10時(shí)，Km=8；當(dāng)model=11時(shí)，Km=16。K模計(jì)數(shù)器計(jì)數(shù)方向由脈沖超前信號(hào)ah和脈沖滯后信號(hào)be控制，環(huán)路濾波器根據(jù)ah和be的高低電平輸出進(jìn)借位脈沖信號(hào)。K模計(jì)數(shù)器的參數(shù)如表1所示。

表1 K模計(jì)數(shù)器參數(shù)表

脈沖增減計(jì)數(shù)器起到調(diào)整輸出信號(hào)頻率和相位的功能，它會(huì)根據(jù)inc信號(hào)和dec信號(hào)對(duì)輸出信號(hào)進(jìn)行加脈沖或者減脈沖處理，從而使輸出信號(hào)頻率和相位趨近于輸入信號(hào)，完成鎖相。

定頻工作情況下，系統(tǒng)的諧振頻率為46.4 kHz，輸入信號(hào)的一個(gè)周期的長(zhǎng)度約為0.02 ms。如果更新時(shí)間設(shè)置過長(zhǎng)，將不能及時(shí)將N1值送入到動(dòng)態(tài)分頻器中，會(huì)導(dǎo)致鎖相環(huán)短時(shí)間內(nèi)處于一種固定分頻的狀態(tài)，不能滿足控制系統(tǒng)快速性的要求。如果更新時(shí)間過短，更新過于頻繁，會(huì)加大FPGA資源的使用率，導(dǎo)致鎖相時(shí)間過長(zhǎng)，不利于系統(tǒng)長(zhǎng)時(shí)間運(yùn)行。綜合以上考慮，讓N1值約5個(gè)輸入信號(hào)周期更新一次。動(dòng)態(tài)分頻部分由信號(hào)同步和0.1 ms更新兩個(gè)模塊組成。信號(hào)同步模塊使輸入信號(hào)Sig_in經(jīng)過兩級(jí)寄存器，消除由組合邏輯和延遲產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)以及在邏輯值發(fā)生跳變時(shí)產(chǎn)生的毛刺。0.1 ms更新模塊里有信號(hào)周期測(cè)量環(huán)節(jié)，利用系統(tǒng)時(shí)鐘對(duì)Sig_in的高電平進(jìn)行計(jì)數(shù)，每一個(gè)時(shí)鐘上升沿計(jì)數(shù)一次。在系統(tǒng)工作過程中，輸入信號(hào)頻率會(huì)在中心頻率附近振蕩，因此計(jì)數(shù)值也會(huì)隨之跳變，0.1 ms更新模塊會(huì)把在0.1 ms內(nèi)出現(xiàn)次數(shù)最多的計(jì)數(shù)值N1送入動(dòng)態(tài)分頻器中。當(dāng)系統(tǒng)諧振頻率發(fā)生變化時(shí)，ADPLL的中心頻率也會(huì)隨著系統(tǒng)諧振頻率動(dòng)態(tài)變化，從而實(shí)現(xiàn)了動(dòng)態(tài)分頻。改進(jìn)后的全數(shù)字鎖相環(huán)的鎖相范圍為10 Hz～1 MHz。

2.3 ADPLL的改進(jìn)方案

采用線圈結(jié)構(gòu)和參數(shù)配置實(shí)現(xiàn)ZVS[22-23]，系統(tǒng)輸入阻抗角沒有進(jìn)行閉環(huán)控制，會(huì)隨著參數(shù)的變化而變化，無功損耗也會(huì)隨之波動(dòng)，因此并不能使系統(tǒng)維持在一個(gè)最優(yōu)阻抗角狀態(tài)。針對(duì)這個(gè)問題，在ADPLL中加入了動(dòng)態(tài)時(shí)滯模塊，使得輸出信號(hào)超前輸入信號(hào)一個(gè)固定角度α，這樣既能使系統(tǒng)有一個(gè)良好的ZVS特性，又可保證系統(tǒng)無功損耗處于一個(gè)較低的水平。

動(dòng)態(tài)延時(shí)輸出部分由信號(hào)寬度測(cè)量和動(dòng)態(tài)時(shí)滯兩個(gè)模塊組成。信號(hào)寬度測(cè)量模塊對(duì)輸入信號(hào)周期進(jìn)行計(jì)數(shù)，每個(gè)時(shí)鐘的上升沿計(jì)數(shù)一次，并將計(jì)數(shù)值N輸出給動(dòng)態(tài)時(shí)滯環(huán)節(jié)中。動(dòng)態(tài)時(shí)滯環(huán)節(jié)內(nèi)設(shè)兩個(gè)計(jì)數(shù)器，計(jì)數(shù)器1用來延遲信號(hào)輸出，當(dāng)檢測(cè)到動(dòng)態(tài)分頻器輸出信號(hào)為低電平時(shí)開始計(jì)數(shù)，計(jì)數(shù)到N-αN/180時(shí)，輸出信號(hào)置1，其中α為輸出超前角度。計(jì)數(shù)器2用來生成和輸入信號(hào)相同周期的信號(hào)，計(jì)數(shù)到N時(shí)輸出信號(hào)電平反轉(zhuǎn)。當(dāng)輸入信號(hào)頻率發(fā)生變化時(shí)，計(jì)數(shù)器值也會(huì)隨之動(dòng)態(tài)調(diào)節(jié)，從而實(shí)現(xiàn)了輸出信號(hào)超前輸入信號(hào)一個(gè)固定角度α。設(shè)置α=20°，通過示波器分別采集46.4 kHz、1 MHz和19.5 Hz頻率下波形對(duì)比圖，如圖6～圖8所示。

圖6 兩種分頻方式下fin=fout=46.4 kHz波形圖Fig.6 Waveform diagram of fin=fout=46.4 kHz in two frequency division modes

圖7 兩種分頻方式下fin=fout=1 MHz波形圖Fig.7 Waveform diagram of fin=fout=1 MHz in two frequency division modes

由圖3～圖8對(duì)比可得，當(dāng)頻率為46.4 kHz時(shí)，無論是固定分頻還是動(dòng)態(tài)分頻，輸出信號(hào)都會(huì)超前輸入信號(hào)α度。但當(dāng)把頻率升到1 MHz或降到19.5 Hz，固定分頻情況下，輸入信號(hào)和輸出信號(hào)之間存在較大的相位差，系統(tǒng)失鎖；動(dòng)態(tài)分頻情況下，不僅可以快速完成鎖相，而且可以使輸出信號(hào)穩(wěn)定超前輸入信號(hào)α度。因此，在ADPLL中添加動(dòng)態(tài)時(shí)滯部分和動(dòng)態(tài)分頻部分，不僅提高了鎖相范圍，還提高的系統(tǒng)供電的穩(wěn)定性。

圖8 兩種分頻方式下fin=fout=19.5 Hz波形圖Fig.8 Waveform diagram of fin=fout=19.5 Hz in two frequency division modes

2.4 WPT系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

WPT控制系統(tǒng)由頻率跟蹤控制和功率調(diào)節(jié)控制兩部分組成。頻率跟蹤控制系統(tǒng)由電流采樣、過零比較、ADPLL、PWM和死區(qū)模塊等五部分組成。功率調(diào)節(jié)控制系統(tǒng)由功率調(diào)節(jié)、AD采集和系統(tǒng)保護(hù)等三部分組成。控制系統(tǒng)的整體結(jié)構(gòu)圖如圖9所示。

圖9 控制系統(tǒng)整體結(jié)構(gòu)圖Fig.9 Overall structure of the control system

本文使用Altera公司EP4CE10F17C8型號(hào)的FPGA作為頻率跟蹤控制系統(tǒng)和功率調(diào)節(jié)控制系統(tǒng)的控制器，頻率跟蹤算法實(shí)現(xiàn)的具體過程為：

1)系統(tǒng)正常工作時(shí)受到干擾系統(tǒng)諧振頻率發(fā)生改變；

2)電流采樣模塊實(shí)時(shí)檢測(cè)發(fā)射線圈的電流，得到線圈諧振電流i0；

3)采樣到的電流信號(hào)i0經(jīng)過50：1的電流互感器，將大電流信號(hào)轉(zhuǎn)換為小電流信號(hào)i1；

4)過零比較器將小電流信號(hào)轉(zhuǎn)化為同頻同相的電壓方波信號(hào)u1；

5)電壓方波信號(hào)u1送至ADPLL的輸入端，ADPLL將u1與反饋信號(hào)u0比較，經(jīng)過運(yùn)算調(diào)整頻率消除電壓電流相位差，生成與i0同頻同相的電壓方波信號(hào)u2；

6)電壓方波信號(hào)u2輸入到PWM模塊的輸入端，經(jīng)過死區(qū)模塊，生成四路PWM波；

7)FPGA將四路PWM波分別輸送至MOSFET的VT1、VT2、VT3、VT4，完成頻率跟蹤。

具有死區(qū)時(shí)間的四路PWM波形Modelsim仿真圖如圖10所示。通過示波器采集的具有死區(qū)時(shí)間的PWM波形圖如圖11所示。

圖10 具有死區(qū)時(shí)間的四路PWM波形仿真圖Fig.10 Four-channel PWM waveform simulation diagram with dead time

圖11 具有死區(qū)時(shí)間的PWM波形圖Fig.11 PWM waveform diagram with dead time

功率調(diào)節(jié)控制系統(tǒng)的具體實(shí)現(xiàn)過程為：AD采集模塊采集電位器上的電壓值，并通過FPGA內(nèi)部ADC芯片將模擬電壓值轉(zhuǎn)換為數(shù)字信號(hào)，輸入到功率調(diào)節(jié)單元。功率調(diào)節(jié)單元根據(jù)輸入的數(shù)字信號(hào)調(diào)節(jié)Buck電路的占空比，以此來調(diào)節(jié)系統(tǒng)的輸出功率。為了保護(hù)電源供電的安全性和可靠性，加入了系統(tǒng)保護(hù)部分，系統(tǒng)保護(hù)由過流保護(hù)單元和過溫保護(hù)單元組成。當(dāng)檢測(cè)到采集的直流母線上的電流超過電流限幅值或當(dāng)溫度傳感器檢測(cè)到MOSFET散熱片上的溫度超過基準(zhǔn)值后，都會(huì)關(guān)閉驅(qū)動(dòng)Buck電路的PWM波，起到系統(tǒng)保護(hù)的功能。

本文采用Verilog語言，根據(jù)前文所述的改進(jìn)的ADPLL自頂向下設(shè)計(jì)，實(shí)現(xiàn)了上述的WPT控制系統(tǒng)。為了提高ADPLL的最小分辨率并減小全數(shù)字鎖相環(huán)的穩(wěn)態(tài)誤差，應(yīng)選取頻率較高的系統(tǒng)時(shí)鐘，因此本文利用Altera這款FPGA自帶的pll ip核將開發(fā)板50 MHz晶振轉(zhuǎn)為250 MHz系統(tǒng)時(shí)鐘。全數(shù)字鎖相環(huán)的RTL頂層視圖如圖12所示。

圖12 全數(shù)字鎖相環(huán)的RTL頂層視圖Fig.12 RTL top level view of all digital phase locked loop

3 仿真分析

3.1 鎖相環(huán)仿真

本文采用Modelsim軟件對(duì)該鎖相環(huán)進(jìn)行功能仿真，設(shè)置超前角度α=8.5°。當(dāng)輸入信號(hào)頻率由46.4 kHz跳變到30 kHz的Modelsim仿真圖如圖13所示，當(dāng)輸入信號(hào)相位突然改變180°的Modelsim仿真圖如圖14所示。

圖13 輸入信號(hào)頻率由46.4 kHz跳變到30 kHz時(shí)跟蹤 過程仿真圖Fig.13 Simulation diagram of the tracking process when the input signal frequency jumps from 46.4 kHz to 30 kHz

圖14 輸入信號(hào)相位跳變180°時(shí)的跟蹤過程仿真圖Fig.14 Simulation diagram of the tracking process when the input signal phase jumps 180°

圖中：Clk為時(shí)鐘信號(hào)；Sig_in為ADPLL的輸入信號(hào)；Sig_out為ADPLL的輸出信號(hào)。

從圖13中可以得出：當(dāng)輸入信號(hào)Sig_in頻率由46.4 kHz跳變到30 kHz后，經(jīng)過6個(gè)信號(hào)周期完成了鎖相。從圖14中可以得出：當(dāng)輸入信號(hào)Sig_in相位突然改變180°后，經(jīng)過6個(gè)信號(hào)周期完成了鎖相。從仿真結(jié)果可以得出：在輸入信號(hào)發(fā)生突變之后,該ADPLL會(huì)快速響應(yīng)，首先完成跟蹤頻率，然后在幾個(gè)周期內(nèi)就可以完成鎖相，因此該ADPLL具有鎖相速度快，鎖相精度高等優(yōu)點(diǎn)。不僅如此，在動(dòng)態(tài)時(shí)滯模塊的作用下，快速完成跟蹤頻率和鎖定相位的同時(shí)，還可以使輸出信號(hào)超前輸入信號(hào)一個(gè)固定的角度α。

把輸入信號(hào)和輸出信號(hào)分別接上DAC模塊，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，得到的仿真圖如圖15所示。其中fin_dac為輸入信號(hào)sig_in經(jīng)過DAC模塊轉(zhuǎn)化為的模擬信號(hào)，fout_dac為輸入信號(hào)sig_out經(jīng)過DAC模塊轉(zhuǎn)化為的模擬信號(hào),由仿真圖可見該鎖相環(huán)具有良好的鎖相性能。

圖15 輸入和輸出信號(hào)轉(zhuǎn)換為模擬信號(hào)仿真圖Fig.15 Input and output signal conversion to analog signal simulation diagram

3.2 系統(tǒng)阻抗角仿真

為了更好地研究系統(tǒng)容性、阻性和感性與不同傳輸距離和不同負(fù)載之間的關(guān)系，采用Matlab軟件對(duì)式(12)進(jìn)行仿真。仿真參數(shù)如表2所示。

表2 仿真模型的參數(shù)

按照表2所示參數(shù)進(jìn)行仿真，仿真結(jié)果如圖16所示。

圖16 定頻工作系統(tǒng)阻抗角Matlab仿真圖Fig.16 Matlab simulation diagram of impedance angle of fixed frequency working system

由仿真結(jié)果可知：系統(tǒng)定頻工作，當(dāng)負(fù)載和耦合系數(shù)較小時(shí)，系統(tǒng)有較為明顯的容性、阻性和感性的變化；當(dāng)負(fù)載較大時(shí)，隨著耦合系數(shù)的增大，系統(tǒng)由感性趨于阻性；當(dāng)耦合系數(shù)較大時(shí)，隨著負(fù)載的增大，系統(tǒng)由容性趨于阻性。因此系統(tǒng)定頻工作，在線圈和諧振電容等參數(shù)固定的情況下，系統(tǒng)阻抗角與傳輸距離和負(fù)載大小都有關(guān)系。

4 實(shí)驗(yàn)驗(yàn)證

為了更好地驗(yàn)證仿真結(jié)果以及該系統(tǒng)的可行性，制作了一臺(tái)實(shí)驗(yàn)樣機(jī)并搭建了實(shí)驗(yàn)平臺(tái)如圖17所示。

圖17 WPT系統(tǒng)實(shí)驗(yàn)平臺(tái)Fig.17 WPT system experiment platform

該實(shí)驗(yàn)平臺(tái)包括高頻交流電源、發(fā)射線圈、接收線圈、示波器、功率分析儀和負(fù)載等部分。其中高頻交流電源由整流電路、降壓斬波電路、逆變電路以及FPGA控制電路組成，逆變電路開關(guān)管采用160N15T2型號(hào)的MOSFET，驅(qū)動(dòng)型號(hào)為MIC4421。實(shí)驗(yàn)系統(tǒng)的主要參數(shù)見表3。

表3 實(shí)驗(yàn)系統(tǒng)主要參數(shù)

當(dāng)兩線圈距離改變時(shí)，線圈的諧振頻率也會(huì)隨之變化。系統(tǒng)定頻工作情況下，電源輸出頻率為46.4 kHz，不會(huì)隨著傳輸距離的變化而變化；頻率跟蹤情況下，電源輸出頻率會(huì)自動(dòng)跟蹤線圈諧振頻率。為了防止逆變器上下橋臂同時(shí)導(dǎo)通，造成開關(guān)管損壞，應(yīng)設(shè)定死區(qū)時(shí)間，鑒于所選MOSFET特性，設(shè)置死區(qū)時(shí)間為600 ns。死區(qū)時(shí)間所對(duì)應(yīng)的角度φ=360°×f×td，其中f為開關(guān)管頻率，單位是Hz，td為死區(qū)時(shí)間，單位是s，因此本文設(shè)置的死區(qū)時(shí)間所對(duì)應(yīng)的角度為9.8°。為了保證ZVS軟開關(guān)的實(shí)現(xiàn)，輸入MOSFET的驅(qū)動(dòng)電壓應(yīng)在其電流過零前為高電平，其次考慮到抑制逆變器輸出電壓極性反轉(zhuǎn)現(xiàn)象，防止電壓尖峰造成開關(guān)管損壞，開關(guān)管的驅(qū)動(dòng)電壓和流過其電流的相位差應(yīng)大于死區(qū)時(shí)間的一半并留有一定裕量，因此本文所設(shè)置的鎖相環(huán)相位角α=8.5°，使系統(tǒng)工作在弱感性狀態(tài)。通過示波器分別采集線圈距離為10、15和19 cm的逆變器輸出電壓和發(fā)射線圈電流相位圖。當(dāng)負(fù)載為8 Ω，線圈距離分別為10、15和19 cm時(shí)，系統(tǒng)所呈現(xiàn)的特性如下表4所示。

表4 8 Ω負(fù)載系統(tǒng)所呈特性

1)距離10 cm時(shí)電壓電流相位圖如圖18所示。系統(tǒng)定頻工作情況下，電流超前電壓，呈弱容性，負(fù)載功率為310.54 W，傳輸效率為79.7%；頻率跟蹤情況下，系統(tǒng)頻率為49.37 kHz，電壓超前電流9.36°，呈弱感性，負(fù)載功率為334.68 W，傳輸效率為86.4%。

圖18 線圈距離為10 cm時(shí)，電壓電流相位圖Fig.18 When the coil distance is 10 cm,the voltage and current phase diagram

2)距離15 cm時(shí)電壓電流相位圖如圖19所示。系統(tǒng)定頻工作情況下，電流滯后電壓，呈感性，負(fù)載功率為582.59 W，傳輸效率為74.5%；頻率跟蹤情況下，系統(tǒng)頻率為46.55 kHz，電壓超前電流8.64°，呈弱感性，負(fù)載功率為591.67 W，傳輸效率為76.1%。

圖19 線圈距離為15 cm時(shí)，電壓電流相位圖Fig.19 When the coil distance is 15 cm, the voltage and current phase diagram

3)距離19 cm時(shí)電壓電流相位圖如圖20所示。系統(tǒng)定頻工作情況下，電流滯后電壓，呈感性，負(fù)載功率為618.82 W，傳輸效率為63.2%；頻率跟蹤情況下，系統(tǒng)頻率為46.04 kHz，電壓超前電流7.92°，呈弱感性，負(fù)載功率為704.05 W，傳輸效率為71.3%。

圖20 線圈距離為19 cm時(shí)，電壓電流相位圖Fig 20 When the coil distance is 19 cm,the voltage and current phase diagram

5 結(jié) 論

本文改進(jìn)了傳統(tǒng)全數(shù)字鎖相環(huán)，提出了采用ADPLL對(duì)感應(yīng)耦合式無線電能傳輸發(fā)射線圈電流頻率和相位進(jìn)行跟蹤的方法。動(dòng)態(tài)分頻和自適應(yīng)模值選擇模塊，提高了鎖相范圍，解決了鎖相時(shí)間和鎖相精度之間的矛盾。動(dòng)態(tài)時(shí)滯模塊可以使系統(tǒng)呈弱感性，以保證ZVS軟開關(guān)實(shí)現(xiàn)，從而提高系統(tǒng)整體效率。從仿真和實(shí)驗(yàn)結(jié)果可以看出當(dāng)線圈距離發(fā)生改變時(shí)，系統(tǒng)能夠自動(dòng)跟蹤諧振頻率并使其工作在弱感性狀態(tài)下。在相同的線圈距離下，有頻率跟蹤比無跟蹤狀態(tài)傳輸功率和效率有明顯提高。在系統(tǒng)工作過程中，電流始終跟隨電壓，呈弱感性，沒有容性、阻性或感性的變化，提高了系統(tǒng)工作的穩(wěn)定性。