劉然，張若寒，馬明朗，李鑫，鄭詩(shī)瓊，王勇

（北京微電子技術(shù)研究所 封裝測(cè)試事業(yè)部，北京 100076）

0 引言

隨著通信與電子技術(shù)的發(fā)展，芯片數(shù)據(jù)傳輸速率逐年提升，串行通信系統(tǒng)的帶寬平均每?jī)赡暝鲩L(zhǎng)為原來(lái)的2到3倍[1-2]，高速串行接口芯片逐漸應(yīng)用到5G、信號(hào)處理、控制工程等領(lǐng)域[3]。主流數(shù)據(jù)傳輸接口由最高傳輸速率為1Gbps的并行LVDS接口發(fā)展到了最高傳輸速率為12.5Gbps的高速串行JESD204B接口，未來(lái)使用PAM4信號(hào)的接口傳輸速率更是高達(dá)56Gbps。JESD204B接口由于其數(shù)據(jù)吞吐率高、封裝小、功耗低等優(yōu)點(diǎn)被廣泛應(yīng)用于高速ADDA、高速FPGA、高速ASIC等芯片[4-6]。目前并未有專(zhuān)門(mén)的JESD204B協(xié)議測(cè)試規(guī)范，且國(guó)內(nèi)針對(duì)高速JESD204B接口的測(cè)試停留在實(shí)驗(yàn)室階段[7-9]，更多的是使用國(guó)外評(píng)估板進(jìn)行測(cè)試，量產(chǎn)測(cè)試尚未實(shí)現(xiàn)。設(shè)計(jì)高速串行接口芯片測(cè)試系統(tǒng)、開(kāi)展JESD204B接口芯片量產(chǎn)測(cè)試技術(shù)研究可提高此類(lèi)芯片測(cè)試覆蓋率與結(jié)果可信度，加速進(jìn)口器件的國(guó)產(chǎn)化替代，為新時(shí)代裝備建設(shè)發(fā)展打下基礎(chǔ)。

1 JESD204B 接口芯片測(cè)試方法

JESD204B接口采用JESD204B協(xié)議來(lái)進(jìn)行開(kāi)發(fā)，以保證接口之間的正確通訊，實(shí)現(xiàn)數(shù)據(jù)轉(zhuǎn)換器和邏輯器件之間的信號(hào)傳輸。協(xié)議規(guī)范接口速率高達(dá)12.5Gbps/通道，而ATE作為通用設(shè)備，一般無(wú)法提供專(zhuān)門(mén)的協(xié)議測(cè)試與高速信號(hào)收發(fā)功能。因此實(shí)現(xiàn)對(duì)JESD204B接口芯片的量產(chǎn)測(cè)試基礎(chǔ)是在測(cè)試系統(tǒng)中完成JESD204B協(xié)議的構(gòu)建，實(shí)現(xiàn)測(cè)試系統(tǒng)與被測(cè)芯片之間的通訊。

1.1 基于ATE的8B/10B編碼實(shí)現(xiàn)

JESD204B協(xié)議中采用8B/10B編碼方式，編碼原理如圖1所示。

圖1 8B/10B 編碼原理圖

發(fā)送端編碼時(shí)，需考慮碼流極性偏差（RD，Running Disparity），即位“1”和位“0”個(gè)數(shù)的多少。下一狀態(tài)的RD取決于當(dāng)前RD的值以及當(dāng)前10B碼的極性?？紤]碼流極性平衡可以確保編碼后碼流的DC平衡，使得鏈路在超時(shí)的情況下不致發(fā)生DC失調(diào)。此外，8B/10B編碼可以產(chǎn)生高頻的碼流，提供充足的電平轉(zhuǎn)換以保證接收端進(jìn)行時(shí)鐘恢復(fù)。同時(shí)可以避免出現(xiàn)過(guò)多連續(xù)的“0”“1”造成信號(hào)衰減，發(fā)生傳輸錯(cuò)誤。

在ATE編碼時(shí)考慮當(dāng)前碼流極性偏差（Current RD），將8bit數(shù)據(jù)拆分成5bit、3bit數(shù)據(jù)。在保證“0”“1”個(gè)數(shù)基本一致的前提下，通過(guò)5B/6B、3B/4B編碼規(guī)則，使用查表法將數(shù)據(jù)編碼為6bit、4bit，最終組合成10bit輸出，并將本次編碼生成的碼流極性偏差（Next RD）傳送到下一個(gè)過(guò)程作為下一個(gè)編碼過(guò)程的當(dāng)前碼流極性偏差（Current RD）。

接收端對(duì)數(shù)據(jù)流執(zhí)行8B/10B解碼，以恢復(fù)原始8bit數(shù)據(jù)，解碼為編碼的逆過(guò)程。圖2為本設(shè)計(jì)中，針對(duì)雙通道輸出14bit數(shù)據(jù)的解碼流程。

圖2 雙通道數(shù)據(jù)解碼流程圖

8B/10B編碼、解碼分別是協(xié)議發(fā)送端、接收端設(shè)計(jì)中的一環(huán)，也是實(shí)現(xiàn)JESD204B通訊的基礎(chǔ)。數(shù)據(jù)流需經(jīng)編解碼后方可用于實(shí)現(xiàn)JESD204B各層協(xié)議功能。

1.2 JESD204B協(xié)議設(shè)計(jì)實(shí)現(xiàn)

JESD204B協(xié)議是一種分層規(guī)范，發(fā)送端與接收端中各層實(shí)現(xiàn)不同的功能，使用設(shè)備時(shí)鐘作為主要時(shí)鐘源。JESD204B協(xié)議框圖如圖3所示。

圖3 JESD204B 協(xié)議框圖

1.2.1 協(xié)議發(fā)送端設(shè)計(jì)實(shí)現(xiàn)

在協(xié)議發(fā)送端，應(yīng)用層用于JESD204B鏈路的配置和數(shù)據(jù)映射。傳輸層對(duì)數(shù)據(jù)進(jìn)行組幀，并將數(shù)據(jù)并行發(fā)送至多路高速通道。數(shù)據(jù)鏈路層對(duì)每路通道上的數(shù)據(jù)進(jìn)行加擾后，進(jìn)行對(duì)準(zhǔn)字符生成、通道對(duì)準(zhǔn)序列生成、8B/10B編碼等操作，與接收端建立同步鏈路。最后將數(shù)據(jù)發(fā)送至高速物理層，利用物理層產(chǎn)生的高速時(shí)鐘將并行傳輸數(shù)據(jù)串行后同步輸出。

發(fā)送端在數(shù)據(jù)鏈路層建立與接收端同步鏈路的過(guò)程是實(shí)現(xiàn)高速JESD204B信號(hào)傳輸?shù)年P(guān)鍵。建立同步鏈路流程圖如圖4所示。

圖4 建立同步鏈路流程圖

當(dāng)接收到接收端SYNC信號(hào)拉低的同步請(qǐng)求之后，發(fā)送端進(jìn)入代碼組同步階段，即開(kāi)始發(fā)送未加擾的/K28.5/。當(dāng)接收端接收到至少四個(gè)連續(xù)的/K28.5/時(shí)，SYNC信號(hào)將被拉高，與此同時(shí)建立同步。當(dāng)發(fā)送端跟蹤到一個(gè)完整多幀后，便開(kāi)始發(fā)送四個(gè)多幀，進(jìn)入初始化通道對(duì)齊階段。隨后同步發(fā)送多路數(shù)據(jù)。SYNC信號(hào)全程監(jiān)控同步狀態(tài)，當(dāng)同步狀態(tài)丟失，需重復(fù)上述流程重新建立同步鏈路。

多個(gè)發(fā)送端需保證極低的通道間延遲才可以滿(mǎn)足協(xié)議要求，保證每條通道上的數(shù)據(jù)均可被接收端接收。測(cè)試系統(tǒng)多路數(shù)據(jù)發(fā)送會(huì)存在延遲現(xiàn)象，采用多路高速信號(hào)源同步技術(shù)、實(shí)時(shí)監(jiān)控系統(tǒng)狀態(tài)、調(diào)整發(fā)送信號(hào)時(shí)序、對(duì)測(cè)試接口板布線進(jìn)行組間等長(zhǎng)處理、TDR校準(zhǔn)等方式將延遲縮小至ps級(jí)，極低的通道間延遲保證了發(fā)送端與接收端的成功握手。

1.2.2 協(xié)議接收端設(shè)計(jì)實(shí)現(xiàn)

接收端將接收到的高速串行信號(hào)經(jīng)物理層進(jìn)行時(shí)鐘恢復(fù)，從而將時(shí)鐘信息從數(shù)據(jù)流中提取出來(lái)，并使用該時(shí)鐘對(duì)數(shù)據(jù)進(jìn)行采樣后解串為并行數(shù)據(jù)傳送給數(shù)據(jù)鏈路層。數(shù)據(jù)鏈路層完成8B/10B解碼、通道對(duì)齊、字符緩沖、字符替代、數(shù)據(jù)解擾后，將數(shù)據(jù)傳送至傳輸層進(jìn)行解幀。最后將最終數(shù)據(jù)傳送至應(yīng)用層，完成數(shù)據(jù)接收。

由于接收到的信號(hào)包含/K28.5/、多幀，以及數(shù)據(jù)信息，而測(cè)試系統(tǒng)的存儲(chǔ)空間有限，應(yīng)盡可能多地包含更大量的數(shù)據(jù)信息。在任意時(shí)刻采集輸出可能出現(xiàn)采集到過(guò)多/K28.5/的情況，導(dǎo)致有效數(shù)據(jù)過(guò)少，或者出現(xiàn)只采集到數(shù)據(jù)的情況，缺少必要的多幀對(duì)齊信息，因此設(shè)計(jì)了一種20bit標(biāo)志位采集法。由于數(shù)據(jù)輸出的整個(gè)過(guò)程中，20bit標(biāo)志位/K28.5//K28.0/會(huì)唯一固定地出現(xiàn)在同步階段的最末位以及對(duì)齊多幀的起始位，將其設(shè)為標(biāo)志位可以保證采集到的信息只包含必要的對(duì)齊多幀與數(shù)據(jù)。大大提高了測(cè)試系統(tǒng)的存儲(chǔ)空間利用率，優(yōu)化了數(shù)據(jù)吞吐量處理能力。

1.3 高速信號(hào)完整性設(shè)計(jì)

信號(hào)完整性是指信號(hào)在傳輸路徑上的準(zhǔn)確性和質(zhì)量，當(dāng)信號(hào)具有良好的信號(hào)完整性時(shí)，信號(hào)能夠以符合要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)預(yù)定接收端。高速信號(hào)由于其信號(hào)變化極快、對(duì)噪聲等干擾極為敏感，因此高速信號(hào)完整性設(shè)計(jì)是高速測(cè)試系統(tǒng)搭建必不可少的一環(huán)。

影響信號(hào)完整性因素主要有以下五點(diǎn)：一是布線的形狀、接線端、連接器等不匹配導(dǎo)致產(chǎn)生的反射；二是如果信號(hào)線上有交流電通過(guò)時(shí)，由于電磁效應(yīng)，相鄰的信號(hào)線之間產(chǎn)生的串?dāng)_；三是由于電路切換速度過(guò)快或反射引起的信號(hào)過(guò)沖或下沖；四是由傳輸線上的等效電感、等效電容產(chǎn)生的振鈴；五是電路過(guò)載或走線過(guò)長(zhǎng)引起的延遲[10-11]。測(cè)試系統(tǒng)設(shè)計(jì)需考慮信號(hào)完整性設(shè)計(jì)，保證高速信號(hào)傳輸效果最優(yōu)。

在測(cè)試系統(tǒng)設(shè)計(jì)前，應(yīng)從整體布局方面考慮器件擺放。減小高頻器件間的走線長(zhǎng)度，考慮布線密度和走向以減小串?dāng)_；布線時(shí)，考慮走線的拓?fù)浣Y(jié)構(gòu)對(duì)引線電氣特性的影響；將電源線和地線進(jìn)行分層處理以增強(qiáng)抗干擾能力；對(duì)時(shí)鐘信號(hào)線、高速差分信號(hào)進(jìn)行屏蔽、等長(zhǎng)等處理；添加電容、磁珠等進(jìn)行去耦和減少振鈴。

2 JESD204B 接口芯片的測(cè)試驗(yàn)證

2.1 高速串行接口芯片測(cè)試系統(tǒng)的搭建

高速串行接口芯片測(cè)試系統(tǒng)基于某主流ATE，通過(guò)配置FPGA模塊實(shí)現(xiàn)高速信號(hào)的發(fā)送與接收的功能，配合信號(hào)發(fā)生器、示波器、頻譜儀等儀表實(shí)現(xiàn)模擬信號(hào)發(fā)送接收功能[12]。使用軟件開(kāi)發(fā)語(yǔ)言編寫(xiě)測(cè)試代碼，控制高速信號(hào)收發(fā)和儀表通信，實(shí)現(xiàn)高速串行接口芯片的測(cè)試。高速串行接口芯片測(cè)試系統(tǒng)結(jié)構(gòu)框圖如圖5所示。

圖5 測(cè)試系統(tǒng)結(jié)構(gòu)框圖

該測(cè)試系統(tǒng)可以保證16Gbps高速信號(hào)的準(zhǔn)確傳輸；具備多路12.5Gbps JESD204B高速信號(hào)同步發(fā)送和接收功能；具備集成JESD204B接口的高速ADDA等芯片的量產(chǎn)測(cè)試能力。

2.2 高速信號(hào)傳輸準(zhǔn)確性的測(cè)試驗(yàn)證

使用PRBS碼進(jìn)行高速信號(hào)傳輸?shù)臏?zhǔn)確性驗(yàn)證。通過(guò)配置FPGA模塊發(fā)送PRBS信號(hào)，經(jīng)Loopback后由接收端接收，將接收到的信號(hào)與期望結(jié)果進(jìn)行對(duì)比，統(tǒng)計(jì)誤碼個(gè)數(shù)，以驗(yàn)證高速信號(hào)傳輸?shù)臏?zhǔn)確性。

在5Gbps、10Gbps、16Gbps傳輸速率下，將PRBS7碼、PRBS15碼、PRBS31碼經(jīng)發(fā)送端發(fā)出后，監(jiān)測(cè)接收端波形，并統(tǒng)計(jì)接收端接收信號(hào)的誤碼個(gè)數(shù)。5Gbps傳輸速率下，接收到的PRBS7信號(hào)如圖6所示。

圖6 接收端PRBS7波形

在5Gbps、10Gbps、16Gbps傳輸速率下各進(jìn)行重復(fù)性試驗(yàn)，記錄每組誤碼個(gè)數(shù)平均值，測(cè)試結(jié)果如表1所示。

表1 誤碼個(gè)數(shù)測(cè)試結(jié)果

實(shí)驗(yàn)結(jié)果表明，各傳輸速率下的PRBS碼均不存在誤碼現(xiàn)象。測(cè)試系統(tǒng)可以保證至少16Gbps的高速信號(hào)的準(zhǔn)確傳輸且正確率可達(dá)100%。

2.3 JESD204B接口功能測(cè)試驗(yàn)證

選用兩款具有12.5Gbps傳輸速率JESD204B接口的數(shù)模、模數(shù)轉(zhuǎn)換芯片，通過(guò)實(shí)現(xiàn)對(duì)其功能及動(dòng)態(tài)參數(shù)的測(cè)試，驗(yàn)證測(cè)試系統(tǒng)對(duì)JESD204B接口芯片的量產(chǎn)測(cè)試能力。

2.3.1 JESD204B接口發(fā)送端的測(cè)試驗(yàn)證

對(duì)一款具有12.5Gbps傳輸速率JESD204B接口的16位數(shù)模轉(zhuǎn)換器芯片進(jìn)行功能驗(yàn)證和動(dòng)態(tài)參數(shù)測(cè)試。測(cè)試系統(tǒng)上電后，向被測(cè)芯片輸入高頻時(shí)鐘信號(hào)，并將芯片配置為期望模式后，通過(guò)高速信號(hào)發(fā)送模塊將期望輸入分成4路后同步地發(fā)送至被測(cè)芯片。經(jīng)數(shù)模轉(zhuǎn)換后，采集轉(zhuǎn)換器輸出波形，完成功能驗(yàn)證并進(jìn)行傅里葉變換以測(cè)量芯片動(dòng)態(tài)參數(shù)。芯片的輸出波形時(shí)域圖及頻域圖如圖7、圖8所示。

圖7 數(shù)模轉(zhuǎn)換器輸出時(shí)域圖

圖8 數(shù)模轉(zhuǎn)換器輸出頻域圖

經(jīng)重復(fù)性測(cè)試，數(shù)模轉(zhuǎn)換器可穩(wěn)定地輸出正弦波，SFDR測(cè)量值可達(dá)到–82dBc，與器件手冊(cè)相符，測(cè)試結(jié)果穩(wěn)定可靠，驗(yàn)證了測(cè)試系統(tǒng)對(duì)12.5Gbps傳輸速率、40Gbps數(shù)據(jù)吞吐率的JESD204B接口發(fā)送端的測(cè)試能力。

2.3.2 JESD204B接口接收端的測(cè)試驗(yàn)證

對(duì)一款具有12.5Gbps傳輸速率 JESD204B接口的14位模數(shù)轉(zhuǎn)換器芯片進(jìn)行功能驗(yàn)證和動(dòng)態(tài)參數(shù)測(cè)試。測(cè)試系統(tǒng)上電后，向被測(cè)芯片輸入高頻時(shí)鐘信號(hào)以及期望的模擬輸入，經(jīng)模數(shù)轉(zhuǎn)換后，被測(cè)芯片將轉(zhuǎn)換結(jié)果經(jīng)JESD204B接口分4路同步輸出至測(cè)試系統(tǒng)。測(cè)試系統(tǒng)對(duì)采集到的高速信號(hào)進(jìn)行解串、解碼、解幀等轉(zhuǎn)換操作后，完成功能驗(yàn)證并進(jìn)行傅里葉變換以測(cè)量芯片動(dòng)態(tài)參數(shù)。測(cè)試系統(tǒng)采集到的高速輸出信號(hào)及轉(zhuǎn)換后的輸出時(shí)域圖分別如圖9、圖10所示。

圖9 高速輸出信號(hào)

圖10 轉(zhuǎn)換后的輸出時(shí)域圖

經(jīng)重復(fù)性測(cè)試，模數(shù)轉(zhuǎn)換器的輸出解碼成功率可達(dá)100%，SFDR測(cè)量值可達(dá)到78dBFS，與器件手冊(cè)相符，測(cè)試結(jié)果穩(wěn)定可靠，驗(yàn)證了測(cè)試系統(tǒng)對(duì)12.5Gbps傳輸速率、40Gbps數(shù)據(jù)吞吐率的JESD204B接口接收端的測(cè)試能力。

3 結(jié)語(yǔ)

本文針對(duì)12.5Gbps JESD204B接口芯片的功能和參數(shù)量產(chǎn)測(cè)試需求，突破測(cè)試系統(tǒng)高速信號(hào)完整性設(shè)計(jì)、基于ATE的JESD204B協(xié)議發(fā)送端接收端功能設(shè)計(jì)等關(guān)鍵技術(shù)，實(shí)現(xiàn)了一種12.5Gbps JESD204B接口芯片量產(chǎn)測(cè)試技術(shù)。通過(guò)搭建高速串行接口芯片測(cè)試系統(tǒng)，驗(yàn)證了系統(tǒng)的16Gbps高速信號(hào)準(zhǔn)確傳輸能力；通過(guò)對(duì)兩款高速轉(zhuǎn)換器芯片的測(cè)試方法研究，攻克了12.5Gbps傳輸速率、40Gbps數(shù)據(jù)吞吐率JESD204B接口發(fā)送端接收端功能的測(cè)試難題，實(shí)現(xiàn)了高速JESD204B接口芯片的量產(chǎn)測(cè)試。

后續(xù)將繼續(xù)提升測(cè)試系統(tǒng)的高速信號(hào)收發(fā)速度，完善測(cè)試系統(tǒng)功能，實(shí)現(xiàn)對(duì)PAM4信號(hào)、PCIE等高速接口的測(cè)試以及高速協(xié)議物理層參數(shù)的測(cè)試，形成完整的高速串行接口測(cè)試體系，加速我國(guó)高速高性能器件測(cè)試的工程化進(jìn)程，為后續(xù)相關(guān)標(biāo)準(zhǔn)的制定提供實(shí)驗(yàn)及數(shù)據(jù)支撐。