黃偉奇，唐禎安

(大連理工大學電子信息與電氣工程學部，遼寧省集成電路技術重點實驗室，遼寧大連116024)

0 引言

紅外探測器利用探測目標與成像背景之間的紅外輻射差異，將紅外輻射信號轉變成電信號輸出［1］。紅外探測器分為光子紅外探測器和熱探測器。熱探測器中的微測輻射熱計因其工作波段寬、陣列密度高、成本低且性能優(yōu)良等特點逐漸得到廣泛關注［2］。微測輻射熱計通過吸收輻射產(chǎn)生溫升，該溫升使熱敏電阻阻值發(fā)生變化，從而產(chǎn)生變化的電壓，通過讀出電路讀取該電壓的變化值來探測紅外輻射的大小。傳統(tǒng)微測輻射熱計輸出模擬信號，需再經(jīng)預處理電路減小干擾和噪聲，由模數(shù)轉換電路將模擬電壓信號轉換為數(shù)字信號，最后進行數(shù)字圖像處理以供顯示。數(shù)字化的微測輻射熱計在讀出電路芯片上集成模數(shù)轉換器(ADC)，可免去預處理電路，直接輸出數(shù)字信號。微測輻射熱計的數(shù)字化是目前國際上的研究重點，具有接口簡單、高抗干擾、低讀出噪聲、高穩(wěn)定性等特點［3］。

1 微測輻射熱計片上ADC技術

1.1 微測輻射熱計片上ADC的選型

微測輻射熱計的紅外焦平面與ADC的片上集成分為3種類型，分別是像元級ADC、列級ADC和芯片級ADC［4］。目前，國內(nèi)常用的微測輻射熱計探測陣列規(guī)模主要為 160×120，320×240，640×480、1 024×480等中小型陣列，幀頻主要為 60 f/s［5］。對于 320×240以下的小規(guī)模陣列，采用芯片級ADC進行集成可減小芯片總功耗，且版圖不受限也可提高ADC的轉換性能。逐次逼近型模數(shù)轉換器(SAR ADC)適用于芯片級ADC的應用。SAR ADC功耗低，轉換速度中等，分辨率高，面積小，同時，轉換異步信號時不產(chǎn)生通道延遲，非常適合芯片級ADC的應用。但是，芯片級ADC對ADC的轉換速度有較高的要求，若轉換速度過高，會引起較高的功耗和較大的時鐘噪聲與容性噪聲。因此當SAR ADC作為芯片級ADC應用時要尤其注意速度與功耗的平衡。本文針對微測輻射熱計芯片級ADC應用，設計了一款12位的低功耗SAR ADC。

1.2 SAR ADC 設計指標

本文SAR ADC的設計指標基于本課題組所研制的氧化釩微測輻射熱計探測陣列及其讀出電路的芯片測試結果，具體參數(shù)如表1所示。

讀出電路工藝為 CSMC 0.18 μm CMOS 工藝，因此ADC基于相同的工藝進行設計。根據(jù)式(1)、式(2)、式(3)得到SAR ADC各參數(shù)的最小指標如表2所示。

式中:Vmin為最小分辨電壓，V;RV為輸出電壓響應率，mV/K;Tmin為溫度分辨率，K。

式中:SNDR為信噪比，dB;Vomin為最小輸出電壓值，V，這里為0.9 V;NETD為等效噪聲溫差，mK。

式中:SR為ADC采樣速率，MSPS;160×160為陣列規(guī)模;FF 為幀頻，f/s。

表2 SAR ADC設計指標

2 電路結構

SAR ADC電路設計分為電容陣列DAC設計，比較器的設計和數(shù)字邏輯控制電路的設計，本節(jié)內(nèi)容對3個部分的設計分別進行闡述。

2.1 新型電容陣列DAC的設計

2.1.1 新型DAC電路結構

DAC的電路性能對整個ADC系統(tǒng)的功耗、面積、靜態(tài)特性和動態(tài)特性產(chǎn)生影響。傳統(tǒng)12位DAC陣列采用分段結構，若分為2段，設Cu表示單位電容容值，最高位電容值最小為26Cu，則電容總值過大，影響電路的功耗與面積;若分為3段，將會有2個橋接電容。橋接電容會帶來較大的寄生電容，也將影響電路整體的線性度與信噪比，因此應減小橋接電容的個數(shù)。本文設計了一種新型的DAC陣列，能夠減小電路功耗與面積，減小陣列噪聲，提高ADC的有效位數(shù)與信噪比。

電路結構如圖1所示。高6位電容MSB1～MSB6采用4－2的分段方式進行分段，設單位電容為Cu，第MSBN位碼字電容值為CMSBN，滿足高位開關改變時變化電壓值為相鄰低位開關改變時變化電壓值的2倍，則CMSBN=2CMSBN+1。低6位電容LSB1～LSB6采用相同的4－2分段方式進行分段，且取值與MSB各位相同，同時并接在橋接電容兩端。各碼字的電容值如表3所示。

對于橋接電容 Cs，Cs=［2n/(2n－1)］Cu［6］，其中 n 為分段低段的碼字總數(shù)，本電路分段為4－2.則本電路中n=2。

圖1 創(chuàng)新型DAC電容陣列

表3 各碼字電容值

本陣列采用頂板采樣的開關方式。電容陣列頂板與采樣開關共接，底板連接各碼字的轉換開關。轉接開關為三端口開關，其輸出端接電容陣列的底板，輸入端各接2個不同的參考電壓。對于MSB1～MSB6高六位的轉換開關，開關狀態(tài)轉換時滿足ΔV=Vref1。對于LSB1～LSB6低六位滿足ΔV=(1/26)Vref2。本創(chuàng)新電路所基于的原則為:通過改變轉換開關每次的轉換電壓，從而減少電容個數(shù)的使用以及橋接電容個數(shù)的使用。

DAC工作過程:

(1)采樣階段:采樣開關閉合，差分陣列的P陣列與N陣列分別接輸入電壓Vp與Vn，轉換開關一端接電容底板，一端接高參考電壓Vref1。如圖2(a)所示。

(2)MSB轉換階段:采樣開關打開。以MSB3開關為例，若MSB2位的比較結果為Vp＞Vn，則本次轉換時P陣列的MSB3開關將由高電平Vref1轉接地，N陣列MSB3開關不變，按MSB1至MSB6的順序依次轉換，直至6位轉換結束。如圖2(b)所示。

(3)LSB轉換階段:以LSB1開關為例，若MSB6位的比較結果為Vp＞Vn，則本次轉換時P陣列的LSB1開關將由高電平 Vref1轉接Vref2，N陣列LSB3開關不變，反之，P陣列的LSB1開關不變，N陣列的LSB1開關將由高電平Vref1轉接Vref2。如圖2(c)所示。

2.1.2 DAC 噪聲分析

噪聲是影響電路動態(tài)性能的主要因素。電容陣列噪聲主要為采樣和量化時的熱噪聲。對于一個N位的ADC，其量化噪聲可表示為

式中:VLSB指ADC的最小量化電壓;VFS為ADC輸入信號擺幅。

熱噪聲的標準差可表示為

式中:k為玻爾茲曼常數(shù);T為絕對溫度;Ct為總采樣電容值。

為減小電路熱噪聲對電路精度的影響，熱噪聲標準差應小于量化噪聲，即

圖2 轉換時開關狀態(tài)

根據(jù)此式可算出總電容值Ct，此電容值除以本電容陣列的單位電容個數(shù)，可以得到最小單位電容值，選擇Cu=128 fF，可以滿足設計要求。

2.1.3 DAC 功耗分析

本DAC的采樣方式為頂板采樣，此種方式比傳統(tǒng)采樣方式減少81.5%的功耗［7］。而本文的創(chuàng)新陣列在原頂板采樣的基礎上使功耗進一步減小，下文將詳細分析此創(chuàng)新電容陣列DAC的功耗。

采樣階段DAC無功耗，對于轉換階段的功耗大小，設T0時刻為轉換前狀態(tài)，T1時刻為轉換后狀態(tài)。

式中:ET0→T1為T0轉換為T1的總功耗;I(t)為t時刻的電流大小。

式中:Vx為x端的電壓;Qc為電容的電量值。

將頂板采樣方式中的傳統(tǒng)方案與創(chuàng)新的方案進行功耗對比。為便于比較，兩者均選擇兩段式，傳統(tǒng)方案選擇6－6分段，創(chuàng)新方案選擇3－3并3－3方案。如圖3所示。

圖3 兩種方案電容陣列對比示意圖

傳統(tǒng)方案功耗分析:

最高位碼字MSB1轉換過程如圖4所示，其功耗為

依次可求得MSB2～MSB6的功耗。在傳統(tǒng)方案中，MSB1～MSB6與LSB1～LSB6功耗相同，傳統(tǒng)方案總功耗為65Cu

創(chuàng)新方案功耗分析:

圖4 傳統(tǒng)方案MSB1轉換過程

圖5 創(chuàng)新方案MSB1轉換過程

對于高六位 MSB1～MSB3，最高位 MSB1如圖5所示，功耗為

MSB1～MSB3與 MSB4～MSB6功耗相同，可得MSB總功耗為10.5CuV

LSB1轉換功耗。如圖6所示。

圖6 創(chuàng)新方案LSB1轉換過程

同樣可得LSB1～LSB6各自的功耗，總功耗約為0.16Cu

將MSB1～MSB6與LSB1～LSB6功耗相加，得到新陣列總功耗為10.56CuV。因此創(chuàng)新陣列的功耗僅為傳統(tǒng)方案總功耗的16.24%。

將兩種方案所使用的Cu個數(shù)以及功耗進行對比，如表4所示。Cu個數(shù)代表面積，可知創(chuàng)新方案的面積和功耗較傳統(tǒng)方案大幅減小。

表4 傳統(tǒng)方案與創(chuàng)新方案功耗對比

2.2 比較器的設計

高速低功耗SAR ADC要求比較器具高速高精度低功耗的性能，比較器的精度對整個電路的精度有較大的影響。為取得較高的精度，要求比較器的失調電壓最小化和噪聲最小化。本文選擇使用前置放大器和動態(tài)鎖存器的結構，前置放大器具有負指數(shù)響應，能將較小的輸入迅速放大，動態(tài)鎖存器具有正指數(shù)響應，輸入較小時放大速度慢，當輸入達到Vx，如圖7所示，能使輸出迅速達到電源電壓［8］，滿足高速要求。

圖7 預放大與鎖存器輸出曲線

輸入失調電壓是影響電路增益誤差的主要因素。為減小輸入失調電壓，可增大輸入對管的寬長乘積，增大輸入管過驅動電壓。比較器噪聲不僅影響電路線性增益，同時也影響電路的動態(tài)特性。比較器噪聲的主要來源為動態(tài)比較器的回饋噪聲，選擇放大級與動態(tài)比較器級聯(lián)的方式，可以將動態(tài)比較器回饋噪聲大幅度減小。本文比較器結構如圖8所示。

圖8 比較器電路圖

此設計具有低失調、低噪聲、低功耗且高速的特點。經(jīng)過仿真，本設計比較時間為1 ns，最小分辨電壓小于1 μV，失調電壓小于 0.1 μV，滿足本 ADC 設計要求。

2.3 數(shù)字邏輯控制電路設計

本文數(shù)字邏輯電路選擇異步時序，它具有多個優(yōu)點:比較器內(nèi)部的工作不需要外部提供高速時鐘，由內(nèi)部自己產(chǎn)生;DAC的建立由比較器控制，當比較器結束比較時才會產(chǎn)生激勵信號促使DAC工作。

本文時序如圖9所示。外部的總時鐘信號為控制信號，當CLK為低電平時，電路采樣，比較器的控制時鐘不產(chǎn)生波形，當CLK為高電平時，電路進行比較，比較器的輸出端p與n會產(chǎn)生2個相反的波形，使比較器控制時鐘產(chǎn)生時鐘信號。

圖9 比較器時序圖

比較器時鐘產(chǎn)生電路如圖10所示。本文選擇門控環(huán)形振蕩電路產(chǎn)生時鐘信號。此電路構成簡單，功耗低，易實現(xiàn)，且占用面積小。

圖10 比較器時鐘產(chǎn)生電路

時序控制電路如圖11所示。該電路由D觸發(fā)器串聯(lián)構成，電路時鐘由時鐘產(chǎn)生電路中的Valid信號控制，比較器開始工作后時序電路開始工作，每一個觸發(fā)器控制一個碼字的轉換開關，同時電路由RN信號控制復位，當RN為低時，電路輸出為0，整個ADC將停止工作，RN為高時，電路正常工作。

圖11 時序控制電路

經(jīng)過仿真，本數(shù)字電路采樣速率可達5 MSPS，滿足設計要求。

3 電路仿真與結果分析

本 SAR ADC 采用CSMC 0.18 μm CMOS 工藝，設計指標為:電源電壓1.8 V，分辨率12 bits，采樣率5 MHz，輸入電壓范圍0～1.8 V。對整體電路進行仿真，仿真分為靜態(tài)仿真與動態(tài)性能仿真。

3.1 靜態(tài)仿真

為檢測電路的線性度，對電路進行靜態(tài)仿真。靜態(tài)參數(shù)的主要指標有:微分非線性(DNL)和積分非線性(INL)等。仿真結果如圖12、圖13所示。具體數(shù)值列于表5。

圖12 電路DNL仿真結果

圖13 電路INL仿真結果

表5 電路仿真結果統(tǒng)計

3.2 動態(tài)仿真

ADC動態(tài)參數(shù)主要有總諧波失真(THD)、信噪失真比(SNDR)無雜散動態(tài)范圍(SFDR)和實際有效位數(shù)(ENOB)。當采樣頻率為5 MSPS時，選擇頻率為195.3 kHz的正弦波為輸入信號，仿真結果如圖14所示。具體數(shù)值列于表5。

3.3 各項仿真結果統(tǒng)計與分析

圖14 電路動態(tài)仿真結果

將電路參數(shù)以及靜態(tài)、動態(tài)仿真結果以及功耗，品質因數(shù)(FoM)進行整理，如表5所示。由表5與表2對比可知，仿真結果滿足設計要求。同時，功耗為200 μW，品質因數(shù)僅為 24.7 fJ/conversion－step，性能較好。對電路進行5個工藝角下的仿真，如表6所示，仿真結果穩(wěn)定。

表6 工藝角仿真結果

將本文仿真結果與近五年IEEE SAR ADC論文進行對比，如表7所示。與Liu S所著論文［9］相比，本文ENOB較差，但功耗較低，F(xiàn)oM更好;與Mao W所著論文［10］，Lin C 所著論文［11］相比，本文動態(tài)性能更佳，品質因數(shù)也更高;與Zhu Z所著論文［12］相比，本文品質因數(shù)較差，但ENOB、SFDR、SNDR等幾項參數(shù)，本文都較高;綜合對比可知本設計性能較好，品質因數(shù)較高。

表7 本文仿真結果與近五年論文對比

4 結束語

本文提出一款適用于紅外探測微測輻射熱計的SAR ADC，該ADC具有低功耗高精度以及高采樣率等特點。本文通過對電容陣列DAC的創(chuàng)新設計，比較器及數(shù)字電路的優(yōu)化設計，使電路達到較高的性能，滿足本課題組微測輻射熱計的片上集成ADC設計要求。