葛兆棟，邱建琪，史涔溦

(浙江大學(xué) 電氣工程學(xué)院,杭州 310027)

0 引 言

在交流伺服系統(tǒng)中，電流環(huán)處于整個(gè)系統(tǒng)的最內(nèi)環(huán)，電流環(huán)的動(dòng)態(tài)性能對(duì)其他外環(huán)性能有著很大的影響。無(wú)論是位置控制、速度控制還是轉(zhuǎn)矩控制，高性能電流環(huán)都是系統(tǒng)的核心[1-3]。除控制算法外，制約電流環(huán)帶寬的因素主要是系統(tǒng)的各類延遲，延遲包括：采樣延遲、計(jì)算更新延遲和PWM延遲[4]。這些延遲都受到載波頻率影響。現(xiàn)階段永磁同步電機(jī)伺服控制系統(tǒng)多使用傳統(tǒng)硅基開關(guān)器件，開關(guān)頻率在10 kHz-20 kHz，開關(guān)器件的開關(guān)頻率決定了控制系統(tǒng)中PWM載波的頻率。

針對(duì)永磁同步電機(jī)電流環(huán)帶寬的擴(kuò)展已有很多研究，在不改變開關(guān)器件開關(guān)頻率的前提下，文獻(xiàn)[5]提出了單個(gè)PWM周期內(nèi)兩次采樣的控制策略，使得原有的采樣、更新延遲縮短到原來(lái)的一半，將電流環(huán)理論帶寬提升了一倍。文獻(xiàn)[8]利用FPGA高速運(yùn)算特性在文獻(xiàn)[6-7]的基礎(chǔ)上，改進(jìn)了采樣時(shí)序，使得采樣、更新延遲相比于逆變器帶來(lái)的延遲可以忽略，將電流環(huán)理論帶寬提高了6倍。但該方法對(duì)處理器和AD芯片性能要求很高。

隨著材料科學(xué)和電力電子技術(shù)的發(fā)展，基于SiC-MOSFET等寬禁帶開關(guān)器件的永磁伺服系統(tǒng)開始在高精尖領(lǐng)域中逐漸得到應(yīng)用。SiC-MOSFET的開關(guān)頻率可達(dá)100 kHz[9-10]，相比于傳統(tǒng)Si基開關(guān)器件提升了10倍。對(duì)于應(yīng)用了這類高頻開關(guān)器件的伺服系統(tǒng)，采樣延遲和處理器的計(jì)算延遲變得難以忽略，這使得即時(shí)采樣方式難以實(shí)現(xiàn)。針對(duì)這一問(wèn)題，文獻(xiàn)[11]提出了一種通過(guò)電流采樣估計(jì)SVPWM調(diào)制波增量，即時(shí)更新PWM的控制策略，但是對(duì)于多對(duì)極高速電機(jī)適配性較差。

本文在上述文獻(xiàn)的基礎(chǔ)上，提出了一種基于開關(guān)狀態(tài)電流延遲補(bǔ)償?shù)姆侄问絇WM更新方式，該方法對(duì)處理器和AD芯片性能要求較低，對(duì)電流環(huán)帶寬的提升優(yōu)于即時(shí)更新方式且同樣適用于應(yīng)用了寬禁帶開關(guān)器件的伺服系統(tǒng)。

1 永磁伺服系統(tǒng)電流環(huán)帶寬分析

1.1 理想情況下永磁伺服系統(tǒng)電流環(huán)帶寬分析

理想無(wú)延遲情況下，永磁同步電機(jī)控制系統(tǒng)中電流環(huán)框圖如圖1所示。圖中所使用的電流控制器為PI控制器。KP、KI為PI控制器比例和積分項(xiàng)參數(shù)，L為電機(jī)定子電感，R為電機(jī)定子電阻，edq為交、直軸電流產(chǎn)生的耦合項(xiàng)。

圖1 理想情況下永磁伺服系統(tǒng)電流環(huán)框圖

對(duì)電流環(huán)進(jìn)行解耦后，電流環(huán)的開環(huán)傳遞函數(shù)為：

(1)

當(dāng)令KP/KI=L/R時(shí)，可令電流調(diào)節(jié)器提供的零點(diǎn)抵消系統(tǒng)固有的極點(diǎn)，此時(shí)系統(tǒng)的閉環(huán)傳遞函數(shù)為：

(2)

此時(shí)系統(tǒng)為典型的Ⅰ型系統(tǒng)，Ⅰ型系統(tǒng)總是穩(wěn)定無(wú)震蕩的，其時(shí)間常數(shù)T為R/KI，時(shí)間常數(shù)T越小，系統(tǒng)響應(yīng)越快，因而，通過(guò)調(diào)節(jié)KP和KI的大小，就可以改變電流環(huán)帶寬，KP和KI越大理論帶寬越寬，理想情況下永磁同步電機(jī)的電流環(huán)帶寬可以做到無(wú)限擴(kuò)展。

1.2 數(shù)字控制系統(tǒng)中延遲的產(chǎn)生

在數(shù)字控制系統(tǒng)中，數(shù)據(jù)的更新是離散的而非連續(xù)的。數(shù)字系統(tǒng)的數(shù)據(jù)運(yùn)算并不是立刻完成的，而是需要一段計(jì)算時(shí)間，因此在電流數(shù)據(jù)更新后，需要過(guò)一段時(shí)間才能對(duì)PWM比較器寄存器的數(shù)值進(jìn)行更新。傳統(tǒng)數(shù)字控制系統(tǒng)多采用DSP芯片作為控制芯片，由于DSP芯片串行運(yùn)算的特性，為了使程序簡(jiǎn)便，傳統(tǒng)數(shù)字控制系統(tǒng)中，電流采樣和PWM給定的加載發(fā)生在同一時(shí)刻。傳統(tǒng)控制系統(tǒng)中，采樣更新時(shí)序如圖2所示。由于電流控制器無(wú)法立刻計(jì)算出結(jié)果，這導(dǎo)致每個(gè)PWM更新時(shí)刻加載的都是上一時(shí)刻電流值對(duì)應(yīng)的PWM給定。這種延遲我們稱為系統(tǒng)的加載延遲。

圖2 傳統(tǒng)數(shù)字控制系統(tǒng)采樣更新時(shí)序

除了加載延遲，離散系統(tǒng)PWM本身也會(huì)產(chǎn)生延遲。離散系統(tǒng)和連續(xù)系統(tǒng)PWM加載對(duì)比如圖3所示。由于PWM給定是離散的，在不考慮加載延遲的情況下，離散系統(tǒng)中PWM加載的是控制器根據(jù)Tdis時(shí)刻的采樣電流值計(jì)算得到的PWM給定，而連續(xù)系統(tǒng)中，PWM加載的是控制器根據(jù)Tcon時(shí)刻的采樣電流值計(jì)算得到的PWM給定，可以看到，兩時(shí)刻間的差值Tdpwm就是離散系統(tǒng)的PWM延遲。這一延遲會(huì)使得PWM實(shí)際輸出滯后于理論輸出。

圖3 離散系統(tǒng)和連續(xù)系統(tǒng)PWM加載對(duì)比

數(shù)字系統(tǒng)實(shí)際運(yùn)行中Tdpwm并非一個(gè)固定值而是和PWM占空比有關(guān)，為了方便計(jì)算，一般情況下我們?nèi)∽畲笞钚⊙舆t的平均值，這一平均值和PWM周期有關(guān)，一般認(rèn)為PWM延遲為PWM更新周期的一半。

1.3 考慮數(shù)字系統(tǒng)延遲的電流環(huán)帶寬分析

若將數(shù)字系統(tǒng)中采樣更新延遲和PWM延遲統(tǒng)一用Td表示，則采用PI控制的永磁同步電機(jī)控制系統(tǒng)中電流環(huán)框圖如圖4所示。

圖4 考慮數(shù)字系統(tǒng)延遲的永磁伺服系統(tǒng)電流環(huán)框圖

其電流環(huán)開環(huán)傳遞函數(shù)為

(3)

采用“零極消除法”消除大時(shí)間常數(shù)極點(diǎn)，則有KP/KI=L/R?；?jiǎn)后有：

(4)

令R/KI=KTd，進(jìn)而有電流環(huán)閉環(huán)傳遞函數(shù)：

(5)

對(duì)于上式，令s=jω：

(6)

一般情況下我們將系統(tǒng)的截止頻率看作電流環(huán)帶寬。使用幅頻特性-3dB和相頻特性-45°對(duì)應(yīng)的較小頻率值作為電流環(huán)閉環(huán)系統(tǒng)的截止頻率。解方程得：

(7)

電流環(huán)帶寬ω與Td和K之間的關(guān)系如圖5所示，由圖可知，電流環(huán)帶寬和系統(tǒng)延遲以及K的大小成反比。此時(shí)依舊滿足理想系統(tǒng)中電流控制器KP、KI越大電流環(huán)帶寬越大的特點(diǎn)。

圖5 電流環(huán)帶寬隨K、Td變化圖

但是化簡(jiǎn)后的電流環(huán)閉環(huán)為Ⅱ型系統(tǒng)，Ⅱ型系統(tǒng)和Ⅰ型系統(tǒng)不同，其存在超調(diào)現(xiàn)象，超調(diào)與否和超調(diào)的大小取決于Ⅱ型系統(tǒng)的阻尼系數(shù)，化簡(jiǎn)后的系統(tǒng)阻尼系數(shù)為：

(8)

當(dāng)電流調(diào)節(jié)器參數(shù)KP增大時(shí)，K隨之減小，阻尼系數(shù)減小，容易產(chǎn)生震蕩影響系統(tǒng)穩(wěn)定性。工程上常用的Ⅱ型系統(tǒng)阻尼系數(shù)為0.707，此時(shí)有K=2。帶入公式得，永磁伺服系統(tǒng)電流環(huán)帶寬公式為

(9)

2 電流環(huán)更新延遲縮減和補(bǔ)償

2.1 即時(shí)更新方式的進(jìn)步與不足

傳統(tǒng)采樣更新方式中，每個(gè)載波周期只進(jìn)行一次電流采樣和PWM更新，因此整個(gè)系統(tǒng)的加載延遲和載波周期相同為TPWM，逆變器零階保持效應(yīng)產(chǎn)生的延遲為0.5TPWM，因此整個(gè)系統(tǒng)延遲為Td=1.5TPWM。雙采樣更新方式中每個(gè)載波周期進(jìn)行兩次采樣和PWM更新，因此系統(tǒng)延遲整體縮短為原來(lái)的一半，Td=0.75TPWM。但這種延遲仍然無(wú)法忽略。

圖6 傳統(tǒng)采樣更新方式

在雙次采樣更新方式的基礎(chǔ)上，出現(xiàn)了即時(shí)更新方式，即在電流采樣后立即進(jìn)行PWM給定計(jì)算，進(jìn)而降低加載延遲，當(dāng)處理器計(jì)算速度很快時(shí)，加載延遲可以忽略不計(jì)，系統(tǒng)延遲近似為PWM零階保持效應(yīng)所產(chǎn)生的延遲，Td≈0.25TPWM。但即時(shí)更新方式計(jì)算期間PWM無(wú)給定，PWM輸出必須為0，因此會(huì)損失母線電壓利用率，針對(duì)這一問(wèn)題，出現(xiàn)了改進(jìn)即時(shí)更新方式。

圖7 改進(jìn)即時(shí)更新方式

如圖7所示，該方式在PWM加載前進(jìn)行采樣和計(jì)算，提前的采樣時(shí)間由采樣延遲和計(jì)算延遲決定，這種采樣更新方式下仍有Td≈0.25TPWM。這種更新方式PWM更新無(wú)需等待，避免了傳統(tǒng)即時(shí)更新方式中，降低母線電壓利用率的問(wèn)題。但改進(jìn)即時(shí)更新方式同樣依賴處理器性能和ADC芯片速率，當(dāng)處理器運(yùn)算速度不高，計(jì)算時(shí)間過(guò)長(zhǎng)時(shí)，Td就會(huì)隨之增大。這使得這種方法無(wú)法向?qū)捊麕Чβ势骷卣埂?/p>

2.2 分段式PWM更新方式

分段式PWM更新方式時(shí)序如圖8所示。

圖8 分段式PWM更新方式

分段式PWM更新方式在半個(gè)載波周期內(nèi)多次電流采樣和PWM更新。假設(shè)半個(gè)載波周期內(nèi)的更新次數(shù)為K，此時(shí)，電流環(huán)的加載延遲為0.5Tpwm/K，PWM延遲的平均值為0.25Tpwm/K，由此可知當(dāng)K>3時(shí)，電流環(huán)延遲將小于0.25Tpwm。

圖9 加入約束后的PWM輸出

如圖9所示，數(shù)字系統(tǒng)實(shí)際運(yùn)行中，有可能會(huì)因?yàn)檎`差和擾動(dòng)導(dǎo)致出現(xiàn)在半個(gè)PWM周期內(nèi)PWM給定與載波多次相交的情況。這種情況會(huì)導(dǎo)致開關(guān)頻率異常，有可能造成安全隱患。針對(duì)這一問(wèn)題，需要對(duì)PWM的輸出進(jìn)行約束。

引入判定標(biāo)志flag，flag初始值為0，每個(gè)載波周期的波峰和波谷，flag的值置1，當(dāng)PWM輸出發(fā)生改變時(shí)，flag的值置0。PWM的實(shí)際輸出由PWM輸出標(biāo)志flag和比較器輸出共同控制。當(dāng)flag為1時(shí)，PWM正常變換，當(dāng)flag為0時(shí)，PWM輸出保持不變

2.3 基于開關(guān)狀態(tài)的電流延遲補(bǔ)償

為了進(jìn)一步減小分段式PWM更新方式中的加載延遲，采用預(yù)測(cè)控制的方法進(jìn)行延遲補(bǔ)償[12]。根據(jù)永磁同步電機(jī)d、q軸電壓公式：

(10)

對(duì)該公式進(jìn)行離散化處理，進(jìn)而可得d、q軸電流的增量為

(11)

若i時(shí)刻的電流和電壓已知，則可根據(jù)電機(jī)參數(shù)求得i+1時(shí)刻電流的大小，將預(yù)測(cè)得到的電流值帶入電流控制器，則可實(shí)現(xiàn)延時(shí)補(bǔ)償。

在分段式PWM更新策略中，無(wú)法用上一時(shí)刻電流調(diào)節(jié)器的輸出作為ud、uq的值進(jìn)行計(jì)算，本文提出一種基于開關(guān)狀態(tài)的電流預(yù)測(cè)算法，分別計(jì)算每個(gè)更新周期內(nèi)的開關(guān)狀態(tài)，進(jìn)而估計(jì)出每個(gè)開關(guān)周期內(nèi)，三相電壓的大小，進(jìn)而得到dq軸的電壓。

設(shè)三相開關(guān)狀態(tài)變量為sabc。當(dāng)處于載波上半周時(shí)，在第i(i=1～K)個(gè)采樣區(qū)間有：

(12)

當(dāng)處于載波下半周時(shí)有：

(13)

式中，Prabc(i)為i時(shí)刻abc軸PWM的實(shí)際給定。根據(jù)開關(guān)量可得d、q電壓向量的值為

Udq=P·C·S·Udc

(14)

P為park變換矩陣

(15)

C為clark變換矩陣

(16)

S為開關(guān)狀態(tài)運(yùn)算矩陣

(17)

將(14)帶入公式(11)可得到電流預(yù)測(cè)值。

3 實(shí)驗(yàn)驗(yàn)證

為驗(yàn)證該采樣更新方式的有效性進(jìn)行實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)采用FPGA作為電流環(huán)控制器，實(shí)驗(yàn)平臺(tái)如圖10所示。

圖10 實(shí)驗(yàn)平臺(tái)

實(shí)驗(yàn)用控制板為Xlinx公司的3500E型號(hào)FPGA芯片，驅(qū)動(dòng)板所用的驅(qū)動(dòng)芯片為FSBB30CH60C。實(shí)驗(yàn)用電機(jī)參數(shù)如表1所示。為了方便和即時(shí)更相信方式進(jìn)行對(duì)比，實(shí)驗(yàn)中分段更新方法的分段數(shù)K=3，即每個(gè)載波周期內(nèi)更新6次，PWM載波頻率為10 kHz，電機(jī)外接磁粉減速器作為負(fù)載。

表1 PMSM參數(shù)

實(shí)驗(yàn)中正弦電流給定由FPGA內(nèi)部虛擬電角度計(jì)數(shù)器模塊和CORDIC算法模塊共同產(chǎn)生，參考電流幅值為1 A。不同電流環(huán)采樣更新方式的電流環(huán)幅頻特性和相頻特性曲線如圖11、圖12所示。由于系統(tǒng)載波頻率僅為10 kHz，2 kHz正弦給定時(shí)載波比已經(jīng)為5，再提高參考電流頻率將沒(méi)有意義，因此實(shí)驗(yàn)只測(cè)量到2 kHz。

圖11 不同采樣更新方式電流環(huán)幅頻特性曲線

圖12 不同采樣更新方式電流環(huán)相頻特性曲線

當(dāng)電流給定為1 kHz時(shí)，不同采樣更新方式下電流跟隨情況如圖13所示。

圖13 不同采樣更新方式下電流跟隨情況

由實(shí)驗(yàn)結(jié)果可知，傳統(tǒng)采樣更新方式下，電流環(huán)截止頻率約為400 Hz。即時(shí)更新方式和分段電流補(bǔ)償更新方式均有良好的電流跟隨能力，由于電流預(yù)測(cè)補(bǔ)償?shù)募尤?，分段電流補(bǔ)償更新方式的電流環(huán)帶寬更高，跟隨性能更好。當(dāng)取K=3時(shí)，相比于傳統(tǒng)電流環(huán)更新方式，電流環(huán)帶寬被提升了近10倍。

4 結(jié) 論

本文提到的基于開關(guān)狀態(tài)的電流延遲補(bǔ)償分段式PWM更新方式得到了實(shí)驗(yàn)驗(yàn)證。結(jié)果表明，相比于即時(shí)更新方式，該方法有著更好的電流跟隨性能。同時(shí)該方法占用的FPGA資源較少，每個(gè)更新周期內(nèi)，計(jì)算僅需要不到50個(gè)時(shí)鐘周期，等效延遲<1 μs，有更多計(jì)算余量。當(dāng)使用如SiC-MOSFET等寬禁帶功率器件時(shí)，電流環(huán)帶寬的提升效果不會(huì)隨著開關(guān)頻率的提高而下降，有廣泛適用性。