田 宇, 施賽烽, 鄭子賢, 徐南陽

(合肥工業(yè)大學 電子科學與應用物理學院,安徽 合肥 230601)

0 引 言

在現(xiàn)代量子物理實驗中,需要研究一些演化過程非?？斓奈锢憩F(xiàn)象。為此人們對研究設備時間分辨率的要求越來越高,同時也要求這些設備也必須在很小的時間尺度內保持可控,即需要高分辨率的脈沖信號來控制這些設備。比如在量子控制實驗[1-2]中用脈沖信號控制聲光調制器(acousto-optical modulators,AOM)來控制激光的通斷,以及控制微波開關來調節(jié)發(fā)送微波脈沖的時間長度,進而調控量子自旋狀態(tài)等。

傳統(tǒng)的脈沖信號發(fā)生器多是由專用集成電路(application specific integrated circuits,ASIC)芯片設計制造的,這種方式雖然能夠獲得較高的工作頻率,但成本非常高昂,且由于芯片上的邏輯設計已經固定使得內部邏輯功能無法進行更改,進而無法靈活地根據(jù)需求來修改設計;再者就通道數(shù)固定,不利于實驗系統(tǒng)間的集成[3-4]。本文擬采用現(xiàn)場可編程門陣列(field-programmable gate array,FPGA)芯片作為核心芯片。FPGA作為可編程邏輯門陣列,其獨特的內部硬件結構使其邏輯設計可以反復更改,較好的擴展性使其能夠極大地降低設計成本,且FPGA具有很好的并行運算能力使其在多通道方面具有獨特的優(yōu)勢。隨著集成電路的規(guī)模越來越大,對于存儲容量需求也日益增高。而同步動態(tài)隨機存儲器(synchronous dynamic random access memory,SDRAM)芯片具有容量大、成本低以及速度快等特點。因此,本文擬采用FPGA結合SDRAM芯片實現(xiàn)多通道脈沖發(fā)生的方案,該方案能提高設計的靈活性、提升存儲容量、降低設計的成本與周期。

1 系統(tǒng)結構

數(shù)字脈沖發(fā)生器的系統(tǒng)結構如圖1所示,該系統(tǒng)主要由3個部分組成:① 上位機系統(tǒng),即軟件部分,采用python語言[5]編程,主要實現(xiàn)數(shù)字脈沖序列的編碼以及向FPGA發(fā)送指令并接收反饋信息;② FPGA的數(shù)字邏輯,主要包括數(shù)據(jù)傳輸模塊、FIFO[6]緩沖模塊、SDRAM控制模塊、數(shù)據(jù)處理模塊以及控制模塊;③ SDRAM芯片,用來存儲上位機發(fā)來的脈沖序列數(shù)據(jù)。

圖1 數(shù)字脈沖發(fā)生器的系統(tǒng)結構框圖

1.1 軟件設計

采用直接波形產生方式[7]生成脈沖信號,即將所需數(shù)字脈沖以時間片的形式進行切片,每一個時間片所對應值代表脈沖在該時間段是高電平還是低電平,其時間長度即為最小時間分辨率。該種方式直接以時間順序描寫脈沖信號生成脈沖數(shù)據(jù),能夠直觀地表現(xiàn)脈沖的狀態(tài),但會產生大量需要儲存的數(shù)據(jù),使得最終輸出脈沖信號的時間長度完全受限于存儲空間的大小。本設計在直接波形的基礎上,對這些二進制數(shù)進行編碼,過濾掉大量的冗余信息,從而降低通信流量,減小了硬件上的存儲資源,使脈沖信號的最大持續(xù)時間得到加長。

編碼后的每條脈沖數(shù)據(jù)為128 bit,其數(shù)據(jù)格式如圖2所示,由圖2可以看出該數(shù)據(jù)結構主要有3個部分:① stop 最高位為標識位,當其為1時,表示這一組脈沖數(shù)據(jù)傳輸結束;② count 剩下的中間31位的值為該條脈沖數(shù)據(jù)運行的次數(shù);③ sequence 低96位為24個通道的脈沖序列,每個通道占4位。之后將這些數(shù)據(jù)發(fā)送到FPGA,同時向FPGA發(fā)送控制指令,控制FPGA內部邏輯的運行狀態(tài)以及設定該脈沖信號的循環(huán)指令LOOP。

1.2 硬件設計

硬件部分主要芯片為FPGA和SDRAM芯片,其中,FPGA為XILINX公司生產的Spartan-3E系列的XC3S1200E-4FTG256芯片；SDRAM為Micron公司生產的MT48LC16M16芯片,其最大存儲空間為256 MB。

FPGA的數(shù)字邏輯模塊結構如圖1中虛線框內所示。由此可知,FPGA的數(shù)字邏輯模塊包括數(shù)據(jù)傳輸模塊、FIFO緩沖模塊、SDRAM控制模塊、數(shù)據(jù)處理模塊、輸出模塊以及高層控制模塊,其中,SDRAM控制模塊、數(shù)據(jù)處理模塊和輸出模塊為主要功能模塊。數(shù)據(jù)傳輸模塊用以實現(xiàn)對上位機的數(shù)據(jù)發(fā)送和接收,高層控制模塊主要根據(jù)上位機發(fā)送的控制指令來控制SDRAM的讀寫狀態(tài)以及將SDRAM的當前狀態(tài)通過數(shù)據(jù)傳輸模塊反饋給上位機,FIFO緩沖模塊主要實現(xiàn)對傳輸數(shù)據(jù)的緩沖、對數(shù)據(jù)傳輸位寬的轉換和不同時鐘域的分割。

1.2.1 SDRAM控制模塊

為節(jié)省FPGA上的RAM資源,本設計在板上添加了一片SDRAM芯片來存儲上位機發(fā)來的脈沖數(shù)據(jù),對SDRAM芯片的控制由FPGA的SDRAM控制模塊實現(xiàn)。SDRAM控制器模塊的狀態(tài)機如圖3所示,圖3中tRP為內存行地址控制器預充電時間(row precharge timing);tRFC為SDRAM行刷新周期時間(row refresh cycle timing);tMRD為加載模式寄存器命令與行有效或刷新命令之間的延遲(MRS to MRS command timing)。

根據(jù)SDRAM芯片的工作原理,該模塊對SDRAM發(fā)送多種命令:① 預充電命令(percharge);② 自動刷新命令(auto refresh);③ 模式寄存器設置命令(MSR);④ 空操作命令(NOP);⑤ 自我刷新命令(self refresh);⑥ 行激活命令(active);⑦ 讀命令(read);⑧ 寫命令(write)[8]。

圖3 SDRAM控制模塊的狀態(tài)機

1.2.2 數(shù)據(jù)處理模塊和輸出模塊

FPGA接收并儲存于SDRAM中的數(shù)據(jù)是經過軟件部分編碼處理的,因此要正確輸出所需的脈沖信號,必須對脈沖數(shù)據(jù)根據(jù)編碼規(guī)則進行譯碼。譯碼的流程示意圖如圖4所示。在單次發(fā)送脈沖過程中,為保證輸出脈沖的連續(xù)性,sequence脈沖序列部分的數(shù)據(jù)一直向輸出模塊中發(fā)送。脈沖數(shù)據(jù)的更新由count部分和stop部分共同控制,count的值為當前脈沖數(shù)據(jù)輸出的次數(shù),count為0時,更新脈沖數(shù)據(jù);當stop為1時,停止脈沖數(shù)據(jù)更新,單次脈沖發(fā)送結束,此時檢測LOOP信號以判斷是否循環(huán)發(fā)送脈沖。若LOOP為0,則停止脈沖輸出;否則將SDRAM的讀地址復位,開始下一次的脈沖發(fā)送過程。

Sequence部分的數(shù)據(jù)為96位,包含24個通道的脈沖序列,每個通道包含4位數(shù)據(jù)。在輸出模塊中,對每個通道并行輸入的4位數(shù)據(jù)進行并轉串處理,同時利用時鐘上升沿和下降沿觸發(fā)使脈沖序列最終輸出時的比特率是最大時鐘頻率的2倍。最終輸出24個通道的脈沖信號,輸出的電平標準設為LVCOMS25。

圖4 譯碼過程的流程

2 測試結果

本文使用普源的DS4054示波器進行測試,其帶寬為500 MHz,采樣率為4 GSa/s。系統(tǒng)產生的脈沖信號如圖5所示。脈沖信號發(fā)生器的3個通道同時產生3個脈沖,它們設定的脈沖寬度分別為2、4、6 ns。由圖5可以看出,其實際輸出信號和設定值基本吻合,這表明：可以產生最小2 ns脈寬的脈沖信號；最小分辨率為2 ns；上升沿時間和下降沿時間小于 1 ns(上升沿和下降沿時間均為幅值的10%和90%之間的時間)；在多通道同時輸出時,可以正常工作并輸出穩(wěn)定。

圖5 脈沖信號的測試結果

3 結 論

本文設計并實現(xiàn)了基于FPGA的多通道數(shù)字脈沖發(fā)生器。該系統(tǒng)以FPGA芯片為核心,SDRAM作為擴展存儲器,實現(xiàn)了脈沖信號數(shù)據(jù)編碼、傳輸、譯碼以及最終產生脈沖信號。整個系統(tǒng)結構簡單,硬件主體僅需FPGA+SDRAM芯片,成本較低;采用上位機對FPGA的工作狀態(tài)進行控制,同時實時接收FPGA反饋回來的狀態(tài),不僅極大地方便了對該系統(tǒng)的使用,而且更有利于和其他系統(tǒng)進行集成。對系統(tǒng)產生的脈沖信號的測試結果表明,脈沖發(fā)生器的最小分辨率達到了2 ns,而且多通道同時輸出時脈沖信號穩(wěn)定。