張 章, 吳 宵, 解光軍

(合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院,安徽 合肥 230601)

隨著集成電路互補金屬氧化物半導(dǎo)體(complementary metal-oxide-semiconductor, CMOS)工藝的快速發(fā)展,逐次逼近型模數(shù)轉(zhuǎn)換器(successive approximation register analog-to-digital converter,SAR ADC)運用了較多的數(shù)字模塊,從而能更受益于半導(dǎo)體工藝發(fā)展所帶來的進步。SAR ADC因其結(jié)構(gòu)簡單、面積較小、功耗較低等優(yōu)點受到廣泛的研究和運用。傳統(tǒng)結(jié)構(gòu)的NbitSAR ADC[1]完成1次轉(zhuǎn)換需要進行N次比較,每次比較又受到電容型數(shù)模轉(zhuǎn)換器(digital-to-analog converter,DAC)的時間建立和邏輯控制電路傳輸延時的限制,因此傳統(tǒng)結(jié)構(gòu)的缺點限制了SAR ADC 向高速、高精度發(fā)展的趨勢。對于以SAR ADC為基礎(chǔ)的高性能混合型ADC,已經(jīng)有一些研究成果,如文獻[2]提出的 Pipeline-SAR 混合型ADC、文獻[3]提出的基于SAR結(jié)構(gòu)的時間交織ADC、文獻[4]提出的Flash-SAR 混合型ADC。其中,Pipeline-SAR 混合型 ADC 能有效提高傳統(tǒng) SAR ADC 的速度,但是流水線(pipeline)ADC中的高性能運算放大器的設(shè)計使系統(tǒng)趨于復(fù)雜化,不能達到低功耗的要求;時間交織型 SAR ADC 雖然有效提升了整個電路系統(tǒng)的速度,但通道間存在的時間失調(diào)嚴(yán)重影響ADC的整體性能,需要設(shè)計相應(yīng)的校準(zhǔn)電路來校準(zhǔn)誤差,額外增添了功耗;快閃型-逐次逼近混合型模數(shù)轉(zhuǎn)換器(flash successive approximation register analog-to-digital converter,Flash-SAR ADC)是一種集Flash ADC[5]和SAR ADC兩者優(yōu)點的新型結(jié)構(gòu)ADC,可以使ADC整體速度、面積、功耗以及精度等性能達到更好的折中,因而得到廣泛的研究。

1 Flash-SAR ADC的結(jié)構(gòu)和工作原理

1.1 Flash-SAR ADC 電路結(jié)構(gòu)

傳統(tǒng)型SAR ADC只有當(dāng)電容陣列DAC上的電壓建立達到要求時,才能觸發(fā)比較器進行比較。在電容陣列DAC中高位電容大小是剩余低位電容值的總和,因此在轉(zhuǎn)換過程中建立時間最長。為了減少轉(zhuǎn)換過程中的時間,可以將Flash-SAR ADC中高位的幾個電容進行并行轉(zhuǎn)換,從而減少轉(zhuǎn)換時間。

本文設(shè)計的Flash-SAR 混合型ADC的電路架構(gòu)如圖1所示,其結(jié)構(gòu)主要包括第1級Flash ADC、第2級SAR ADC以及相應(yīng)的數(shù)字校準(zhǔn)電路。

圖1中,DEC表示開關(guān)切換控制;B1～B11表示切換開關(guān);D0～D11表示不同電容值的電容；CLK1表示控制Flash ADC進行粗量化的時鐘信號;CLK2表示控制SAR ADC進行細量化的時鐘信號。

圖1 Flash-SAR ADC的電路結(jié)構(gòu)圖

第1級Flash ADC包含3 bit Flash以及數(shù)字編碼電路。其中，Vip為差分正相模擬輸入電壓；Vin為差分反相模擬輸入電壓；CLKS表示采樣時鐘信號；Vref為參考電壓；GND表示連接地信號；Vcm為共模輸入電壓。

第2級SAR ADC包含DAC電容陣列,高、低位底極板電容電平切換控制模塊以及實現(xiàn)比較功能的比較器,其中電容陣列中C表示單位電容值,其他電容值依次是單位電容的偶數(shù)倍。

該混合型ADC在開始階段,利用Flash ADC并行快速轉(zhuǎn)換的優(yōu)點對輸入的前3 bit信號進行粗量化,并得到前3 bit對應(yīng)的數(shù)字輸出碼;然后使用第2級的SAR ADC對余下的10 bit進行細量化處理,最后求出整個混合型ADC的12 bit數(shù)字輸出碼。

傳統(tǒng)結(jié)構(gòu)SAR ADC與Flash-SAR混合型ADC的流程對比如圖2所示。圖2中,1st、2nd、3rd、4th、5th分別表示第1級～第5級;Comp表示比較器;Set表示復(fù)位信號,低電平有效。從圖2可以看出,Flash-SAR混合型ADC可以減少SAR在1個轉(zhuǎn)換周期內(nèi)原來需要多次進行轉(zhuǎn)換的次數(shù),因此SAR ADC的轉(zhuǎn)換速率得到了有效提高。在電路設(shè)計中通過加入1 bit冗余位可以校準(zhǔn)出一定的失調(diào)電壓,因此當(dāng)?shù)?級Flash ADC中比較器的失調(diào)電壓低于這個失調(diào)電壓的限度,第2級中的數(shù)字校正電路都可以對出現(xiàn)誤差的結(jié)果進行校準(zhǔn),不會對ADC的整體性能造成影響。

圖2 傳統(tǒng)SAR ADC與Flash-SAR混合型ADC流程對比

1.2 Flash-SAR ADC 工作原理

Flash-SAR ADC時序如圖3所示。

圖3 Flash-SAR ADC 時序圖

(1) 當(dāng)CLKS置于高電平,Flash ADC、SAR ADC同步采樣輸入的模擬信號,采樣后的信號在采樣電容頂極板上以電荷量的形式儲存。

(2) 當(dāng)?shù)?階段采樣結(jié)束時,采樣時鐘CLKS變?yōu)榈碗娖?這時粗量化控制時鐘CLK1置于高電平,然后對存儲在Flash ADC頂極板上的電壓作粗量化處理，量化處理后的數(shù)字輸出碼再利用高位電容跳過與復(fù)用(higher capacitor skipped or reused,HCSR)[6]算法控制電容陣列底極板的切換方式。粗量化處理完成后,CLK1、CLK2分別被置于低電平、高電平,這時SAR ADC對保存在頂極板上的電壓作細量化處理。

(3) 細量化處理完成后,再根據(jù)所得的數(shù)字碼通過HCSR算法控制下一位電容陣列底極板的電平切換。

2 電容陣列DAC單位電容的選取

在電路設(shè)計時,為使ADC的精度不受采樣電路熱噪聲的影響,ADC的量化噪聲必須遠大于采樣電路總的熱噪聲。Nbit ADC的量化噪聲可表示為:

(1)

(2)

其中,Δ為ADC理想步長,大小為1LSB;Cs為單位采樣電容;K為玻爾茲曼常數(shù);T為溫度;VFS為ADC輸入信號幅值。LSB表示最低有效位(least significant bit)。

針對本文設(shè)計的12 bit 100 MS/s混合型ADC,將相應(yīng)參數(shù)代入(2)式,當(dāng)VFS=1.75 V時,計算求出Cs至少為27 fF。

在12 bit的SAR ADC中,Cs相對來說電容值比較小,其原因是電容陣列型DAC的總電容值很大,因此對于中等精度SAR ADC,限制單位電容值大小的主要影響因素不是噪聲而是電容的失配[7]。

本文中,因為SAR ADC在進行細量化時對電容的匹配度要求嚴(yán)格,所以電路設(shè)計過程主要考慮SAR ADC中電容失配的問題并給出分析,最后求出單位電容值。具體的推導(dǎo)如下:

假設(shè)C1=Cu+ε1,Ci=2i-2Cu+εi(i=2,3,…,N-1),其中εi為第i位理想(ideal)與實際(real)電容值的差值;Cu為DAC中單位電容。若電容之間均滿足正態(tài)分布,則第i位電容的方差為:

(3)

其中,i=2,3,…,N-1;σu為Cu的標(biāo)準(zhǔn)差。設(shè)SAR ADC的輸入信號為Y,其大小為:

(4)

其中,bi為0、1/2、1各項對應(yīng)代表DAC電容陣列底極板的GND、Vref、Vcm。

Nbit電容型DAC的模擬輸出為:

(5)

SAR ADC中積分非線性(integral nonlinearity,INL)和差分非線性(differential nonlinearity,DNL)的計算公式分別為:

(6)

DNL(Y)=INL(Y)-INL(Y-1)

(7)

將 (7) 式帶入(6) 式可得:

(8)

(9)

當(dāng)在滿量的1/2時INL(Y)取得最大值,即Y=2N-1,通過(9) 式求得方差為:

INLmax=INL(2N-1)=

(10)

則得到σINL的表達式為:

(11)

在實際運用時達到好的良率需要滿足如下條件:

3σINL<0.5LSB

(12)

通過電路的工藝說明,能夠查閱到σu和電容值的失配系數(shù)AC,兩者關(guān)系式為:

(13)

聯(lián)立(11)～(13) 式可求得在線性度[8]要求下,電容陣列Cu的最小值為:

(14)

3 HCSR開關(guān)策略

本文采用HCSR開關(guān)策略,通過Flash ADC作粗量化處理所得到的量化結(jié)果決定SAR ADC中電容陣列的工作方式。通過對合并電容開關(guān)(merged capacitor switching,MCS)[7]策略進行改進,把連接在恒定Vcm端的電容也采用開關(guān)切換,從而對LSB進行判斷。與文獻[7]MCS開關(guān)切換策略相比,本文采用的開關(guān)策略在電容陣列中使用的電容數(shù)量減少了1/2,使整個電路的功耗和面積大大降低。

HCSR算法原理如圖4所示。圖4中,C6=C5=2C,C4=C3=C2=C1=C。

圖4 HCSR算法原理

開關(guān)切換功耗如圖5所示。圖5中,Csw為切換開關(guān)后充電達到Vref時的電容;Cnsw為開關(guān)未切換保持狀態(tài)不變時的電容;CT為電容陣列的總電容。

從圖5可以看出電容進行充放電的過程,其采用傳統(tǒng)二進制的搜索方式。當(dāng)開關(guān)進行切換,Csw的底極板從GND充電到Vref后所消耗的能量為:

(15)

圖5 開關(guān)切換功耗

在上述傳統(tǒng)型開關(guān)切換中每個電容都需要進行充放電,這樣會增大能量消耗,ADC不能實現(xiàn)低功耗。本文設(shè)計的 ADC,電容陣列不需要每次都對高位電容充放電。這是由于Flash ADC中已經(jīng)對采樣的輸入信號高幾位通過并行的方式進行了粗量化,最后根據(jù)粗量化的結(jié)果判斷采樣差分信號差值的大小關(guān)系:若兩者之差較大,則電容陣列對電荷重分配時要對高位電容充放電;若得到的差值較小,則高位電容不需要進行充放電,保持原來狀態(tài)即可。

4 SAR ADC帶冗余位校準(zhǔn)算法

基準(zhǔn)參考電壓可以量化為相應(yīng)位的輸出碼,不帶冗余位的二進制搜索算法如圖6所示。

圖6 不帶冗余位的二進制搜索算法

采用二進制搜索算法[9]的SAR ADC,在比較過程中,如果比較器的判斷出現(xiàn)錯誤,那么會影響正確數(shù)字碼的輸出。圖6中給出了對應(yīng)數(shù)字碼的搜索范圍和序列。由圖6可知,在每個轉(zhuǎn)換周期過程中二進制搜索范圍是彼此獨立、不會產(chǎn)生任何交疊的,若在搜索過程中某個搜索被遺漏,則此次量化環(huán)節(jié)不會再出現(xiàn)。由于傳統(tǒng)二進制搜索算法沒有出現(xiàn)重疊的現(xiàn)象,某位數(shù)字碼出現(xiàn)誤判斷時,不能被校準(zhǔn)正確,因此其不具備糾錯功能。

若同一轉(zhuǎn)換周期中搜索范圍出現(xiàn)重疊現(xiàn)象,可能被漏搜索的范圍能夠被重新查找,則可以重新生成正確的數(shù)字輸出碼。為了出現(xiàn)重疊的搜索范圍,整個ADC轉(zhuǎn)換的周期至少要比原來多2個子ADC的轉(zhuǎn)換周期,雖然多幾個周期,但該算法擁有強大的糾錯能力,并增強了整個電路系統(tǒng)的魯棒性。下面通過實例進行說明。

例1 4 bit 4-step ADC。采用傳統(tǒng)二進制搜索算法的搜索范圍和序列如圖7所示。由圖7可知,僅需要4個時鐘周期就可以得到完整的數(shù)字碼,其中S=[8,4,2,1]稱作8421碼編碼方式，是一種二進制轉(zhuǎn)化為十進制的編碼方法；S(j)(j=1,2,3,4)表示對應(yīng)期的數(shù)字碼。

圖7 4 bit 4-step ADC采用傳統(tǒng)二進制搜索算法搜索情形

例2 4 bit 6-step ADC。采用子二進制搜索算法[9]的搜索范圍和序列如圖8所示。由圖8 可知,要實現(xiàn)與例1相同位數(shù)的ADC,需要6個周期進行轉(zhuǎn)換,其中S=[8,2,2,1,1,1]。

在上述2個實例中,S各自相加后的值都為15,該結(jié)果證明2種算法都能夠完成各位數(shù)字碼的量化。Nbit ADC經(jīng)過M次轉(zhuǎn)換的輸出碼為:

b([0]-1)

(16)

其中,Dout為二進制最后的數(shù)字輸出;b[j]為第j位的數(shù)字輸出;M為整個ADC的轉(zhuǎn)換周期。例2結(jié)果表明,在原來SAR ADC中額外增加2個冗余位,可有效提高整個ADC的容錯性。

例3 4 bit SAR ADC帶冗余位的數(shù)字誤差校準(zhǔn)。SAR ADC帶冗余位的數(shù)字誤差校準(zhǔn)如圖9所示,Error表示出現(xiàn)錯誤。

圖9中,左圖為理想的4 bit SAR ADC實例,整個轉(zhuǎn)換過程是完全正確的;中圖中,當(dāng)比較器出現(xiàn)誤判時,電路中DAC所產(chǎn)生的基準(zhǔn)電壓出現(xiàn)錯誤,并且在第1個轉(zhuǎn)換周期出現(xiàn)錯誤;右圖中,ADC在第2個轉(zhuǎn)換階段出現(xiàn)錯誤,由于比較器產(chǎn)生錯誤的判斷,DAC進行開關(guān)切換后所分配的基準(zhǔn)電壓出現(xiàn)錯誤[10]。

圖8 4 bit 6-step ADC采用子二進制搜索算法搜索情形

圖9 4 bit SAR ADC帶冗余位的數(shù)字誤差校準(zhǔn)

當(dāng)模擬輸入信號Vin=7.2 V,采用上述子二進制搜索算法時,得到3個序列為[0,1,0,1,0,1]、[1,0,0,1,0,1]、[0,0,1,1,1,1],3個數(shù)字序列對應(yīng)的十進制數(shù)字輸出經(jīng)過(16)式計算后得到相同的Dout=7。3個序列的計算過程如下:

[0,1,0,1,0,1]→8+(2·0-1)×2+

(2·1-1)×2+(2·0-1)×1+

(2·1-1)×1+(2·0-1)×1+

(1-1)=7;

[1,0,0,1,0,1]→8+(2·0-1)×2+

(2·1-1)×2+(2·0-1)×1+

(2·1-1)×1+(2·0-1)×1+

(1-1)=7;

[0,0,1,1,1,1]→8+(2·0-1)×2+

(2·1-1)×2+(2·0-1)×1+

(2·1-1)×1+(2·0-1)×1+

(1-1)=7。

其中,序列[1,0,0,1,0,1]、[0,0,1,1,1,1]是在比較器出現(xiàn)誤判斷情形下產(chǎn)生的,運用校準(zhǔn)算法后,它們的數(shù)字輸出為Dout=7,和比較器正確運行下輸出的結(jié)果一樣。

上述推導(dǎo)和分析表明,帶冗余位的校準(zhǔn)算法能夠準(zhǔn)確地校準(zhǔn)轉(zhuǎn)換中出現(xiàn)的錯誤。

5 電路仿真結(jié)果及分析

本文用SMIC 0.18 μm CMOS混合信號工藝設(shè)計了一款12 bit 100 MS/s Flash-SAR混合型ADC。所設(shè)計的ADC采用“3+10”的2級流水線結(jié)構(gòu),最后通過冗余位數(shù)字校準(zhǔn)電路得到12 bit的量化精度。

電路仿真低頻時的頻譜如圖10所示,接近Nyquist高頻時的頻譜如圖11所示,不同輸入頻率下的SFDR、SNDR變化如圖12所示。圖10～圖12中,SNDR表示信號-失真噪聲比(signal-to-noise and distortion ratio);SNR表示信噪比(signal-to-noise ratio);THD表示總諧波失真(total harmonic distortion);SFDR表示無雜散波動態(tài)范圍(spurious-free dynamic range);ENOB表示有效位(effective number of bits)。

由圖10可知,當(dāng)采樣低頻時,ADC的ENOB為 11.130,SNR為 68.800 dB,THD為-89.845 dB,SFDR為97.706 dB。由圖11可知,當(dāng)采樣頻率為100 MHz,輸入信號頻率為接近Nyquist頻率時, ADC的ENOB為 10.990,SNR為 67.973 dB,THD為-87.313 dB,SFDR為95.381 dB。

由圖 12可知,在低頻輸入時, SFDR 較高;而在高頻輸入時,SFDR 較低;在整個 Nyquist 頻率范圍內(nèi) SNDR的變化相對較小,這是由于不論輸入信號的頻率大小,限制 ADC 性能的主要因素是量化噪聲以及熱噪聲。

圖10 低頻時的頻譜圖

圖11 接近Nyquist高頻時的頻譜圖

圖12 不同輸入頻率下的SFDR、SNDR變化曲線

本文設(shè)計與文獻[2,4]設(shè)計的ADC性能對比見表1所列。

表1 ADC的性能對比

由表1可知,雖然文獻[2,4]設(shè)計的ADC具有工藝方面的優(yōu)勢,但本文采用SAR ADC帶冗余位校準(zhǔn)算法后,所設(shè)計的混合型ADC的動態(tài)性能得到有效提升。

6 結(jié) 論

本文在 SMIC 0.18 μm CMOS 工藝下,設(shè)計了一款12 bit 100 MS/s Flash-SAR混合型模數(shù)轉(zhuǎn)換器,提出了一種SAR ADC 帶冗余位數(shù)字校準(zhǔn)算法,從理論上分析了該校準(zhǔn)算法的合理性與有效性,最后的仿真結(jié)果也證實了該校準(zhǔn)算法的可行性。