張堉萌，陰亞東，張利紅

(1.福州大學(xué) 物理與信息工程學(xué)院，福州 350108；2.福建江夏學(xué)院 電子信息科學(xué)學(xué)院，福州 350108)

鎖相環(huán)(Phase Locked Loop，PLL)是現(xiàn)代無線電子 系統(tǒng)中的核心部件，可實(shí)現(xiàn)純凈頻率源、高頻時(shí)鐘恢復(fù)和頻率調(diào)制解調(diào)等功能，廣泛用于各種技術(shù)領(lǐng)域中［1-2］。雖然鎖相環(huán)技術(shù)誕生已久且業(yè)界研究成果很多，但由于鎖相環(huán)元部件眾多且環(huán)路特性復(fù)雜，如何優(yōu)化鎖相環(huán)環(huán)路而使其在穩(wěn)定性、鎖定時(shí)間、相位噪聲和雜散干擾等性能指標(biāo)達(dá)到最佳仍然是當(dāng)前鎖相環(huán)研究的關(guān)鍵之一。

本文將首先對(duì)電荷泵Ⅱ型整數(shù)分頻鎖相環(huán)進(jìn)行理論推導(dǎo)，將依次對(duì)穩(wěn)定性、鎖定時(shí)間和相位噪聲雜散等進(jìn)行分析，以獲得鎖相環(huán)環(huán)路的優(yōu)化方法；進(jìn)而，利用MATLAB仿真工具對(duì)分析結(jié)果加以建模仿真驗(yàn)證；最終基于鎖相環(huán)芯片ICS663和分頻器芯片ICS674完成一款鎖相環(huán)電路的設(shè)計(jì)，進(jìn)而測(cè)試不同環(huán)路參數(shù)下的鎖定時(shí)間、相位噪聲和雜散抑制等性能指標(biāo)。最終的測(cè)試結(jié)果與理論分析結(jié)果相吻合，驗(yàn)證了理論分析的正確性。

1 鎖相環(huán)環(huán)路特性的理論分析

1.1 穩(wěn)定性優(yōu)化分析

圖1(a)所示為電荷泵型Ⅱ階整數(shù)分頻鎖相環(huán)電路結(jié)構(gòu)，其主要由鑒頻鑒相器(Phase Frequency Detector，PFD)，電荷泵(Charge Pump，CP)，環(huán)路濾波器(Loop Filter，LPF)，壓控振蕩器(Voltage-Controlled Oscillator，VCO)和分頻器(Divider)等構(gòu)成。鎖相環(huán)以負(fù)反饋形式利用VCO輸出信號(hào)FVCO經(jīng)過分頻產(chǎn)生的信號(hào)FBAK與輸入?yún)⒖夹盘?hào)FREF之間的相位比較結(jié)果，對(duì)FVCO進(jìn)行頻率調(diào)整而使 FBAK頻率相位與FREF趨于一致從而進(jìn)入鎖定狀態(tài)。當(dāng)進(jìn)入鎖定狀態(tài)時(shí)，鎖相環(huán)輸出信號(hào)FVCO頻率fVCO=NfREF，其中N為分頻器分頻系數(shù)，fREF為FREF的頻率，因此fREF決定了整數(shù)分頻鎖相環(huán)的最高頻率分辨率。

圖1 鎖相環(huán)電路結(jié)構(gòu)和傳遞函數(shù)模型

電荷泵型Ⅱ階整數(shù)分頻鎖相環(huán)環(huán)路傳遞函數(shù)模型如圖1(b)所示。其為典型3階負(fù)反饋系統(tǒng)，因而可能存在穩(wěn)定性問題。其環(huán)路開環(huán)傳遞函數(shù)表示為

式中，ICP/2π為PFD和電荷泵傳遞系數(shù)；KVCO為VCO的電壓頻率轉(zhuǎn)化系數(shù)；C12=C1C2/(C1+C2)。從式(1)可以看到，PLL開環(huán)傳遞函數(shù)包含了一個(gè)零點(diǎn)ωZ=1/RC1和一個(gè)非零極點(diǎn)ωP=1/RC12。

從穩(wěn)定性角度出發(fā)，當(dāng)使 Ho(s )為1時(shí)的截止頻率ωC處于ωZ和ωP之間時(shí)，環(huán)路穩(wěn)定與否關(guān)系密切。當(dāng)ωC變化時(shí)相位裕度可表示為

分析式(2)可知，在零極點(diǎn)固定的情況下，當(dāng) ωC=

從式(3)可知，PMopt與LPF中的電容的比值有著密切關(guān)系。工程上一般取PMopt=60°能夠獲得較好的環(huán)路性能，可求得C1/C2≈13，此時(shí)環(huán)路濾波器參數(shù)為

1.2 鎖定時(shí)間優(yōu)化分析

鎖定時(shí)間(tlock)亦稱為穩(wěn)定時(shí)間，是反映PLL性能的重要指標(biāo)。現(xiàn)有研究成果為簡(jiǎn)化分析過程視PLL整個(gè)鎖定過程為線性變化過程，單純地通過求解PLL閉環(huán)傳遞函數(shù)的階躍響應(yīng)而得到鎖定時(shí)間［3-5］。當(dāng)鎖相環(huán)初始頻率/相位差較小時(shí)，該模型能夠較為精確地描述鎖定時(shí)間，但初始頻率/相位差較大時(shí)，其得到的鎖定時(shí)間與實(shí)際情況之間存在較大誤差。圖2為相同環(huán)路參數(shù)下鎖相環(huán)線性模型與考慮非線性特性的真實(shí)行為級(jí)模型兩種情況下鎖定時(shí)間對(duì)比。從圖可知，單純采用線性模型獲得的鎖定時(shí)間與實(shí)際情況存在明顯誤差。因此，有必要深入分析鎖相環(huán)環(huán)路特性，提出更精確的環(huán)路鎖定時(shí)間計(jì)算模型。

圖2 線性模型和行為級(jí)模型的仿真鎖定時(shí)間對(duì)比

通過研究發(fā)現(xiàn)，PLL鎖定時(shí)間tlock可分為兩個(gè)階段：①當(dāng)反饋信號(hào)FBAK與參考時(shí)鐘FREF之間頻率/相差較大時(shí)，PFD輸出將飽和而驅(qū)使PLL進(jìn)入非線性狀態(tài)；②當(dāng)誤差小于一定范圍時(shí)，PFD退出飽和狀態(tài)，此時(shí)可近似認(rèn)為PLL處于線性狀態(tài)。因此，PLL鎖定時(shí)間應(yīng)分為兩部分：

式中，ts1和ts2分別對(duì)應(yīng)非線性和線性兩個(gè)階段所持續(xù)的時(shí)間。當(dāng)PFD輸出飽和時(shí)電荷泵將對(duì)LPF中的電容進(jìn)行持續(xù)充電/放電，因此ts1可表示為

式中，ΔV為初始狀態(tài)最終鎖定狀態(tài)下VCO控制電壓之間的差值。在最佳環(huán)路相位裕度狀態(tài)下即ωC=

式中，ΔfPFD為非線性階段PFD輸入端的初始頻率誤差。而線性狀態(tài)下的鎖定時(shí)間可表示為［1］

式中，?為線性階段PFD輸入端初始相位誤差。對(duì)比式(7)和式(8)可知，兩種模型下鎖定時(shí)間存在明顯差異：非線性模型中鎖定時(shí)間與ω2C成反比，而線性模型中鎖定時(shí)間只與ωC成反比。

1.3 相位噪聲與雜散優(yōu)化分析

相位噪聲是評(píng)價(jià)鎖相環(huán)性能優(yōu)劣的重要指標(biāo)，因此考察鎖相環(huán)環(huán)路對(duì)其輸出相位噪聲的影響至關(guān)緊要［6-9］。圖3為PLL的相位噪聲模型，其噪聲來源包括了輸入?yún)⒖紩r(shí)鐘相位噪聲nREF(s)、電荷泵中電流噪聲nCP(s)、環(huán)路濾波器中電壓噪聲nLPF(s)、壓控振蕩器相位噪聲nVCO(s)和分頻器相位噪聲nDV(s)等5個(gè)部分，最終的輸出總相位噪聲為各噪聲貢獻(xiàn)之功率和。通過推導(dǎo)分析可得到PLL環(huán)路中各種噪聲對(duì)總噪聲的貢獻(xiàn)如表1所示。從中可知，除VCO相位噪聲在環(huán)路中呈現(xiàn)高通特性外，其他模塊噪聲均在環(huán)路中表現(xiàn)為低通特性?？紤]到實(shí)際電路中VCO噪聲往往起主導(dǎo)作用，因此需要盡可能地提高ωC來抑制VCO噪聲從而改善PLL相位噪聲指標(biāo)。

圖3 鎖相環(huán)噪聲模型

表1 各噪聲貢獻(xiàn)的函數(shù)表達(dá)

此外，由于PFD和電荷泵的失配等非理想特性，當(dāng)環(huán)路鎖定時(shí)PLL實(shí)際上將處于動(dòng)態(tài)平衡狀態(tài)，其電荷泵仍將進(jìn)行周期性的充放電，從而使PLL輸出中包含參考雜散(Reference Spur，RS)成分而惡化相位噪聲指標(biāo)。該雜散干擾可以看成在電荷泵輸出電流上疊加了頻率為參考時(shí)鐘頻率fREF的周期性沖擊脈沖iSPR(t)。

RS可視為PFD/電荷泵噪聲而在環(huán)路中表現(xiàn)為低通特性。根據(jù)3階鎖相環(huán)環(huán)路特性，最終輸出中雜散的噪聲貢獻(xiàn)可表示為

其中，ISPR(ω)為iSPR(t)的傅里葉變換頻域變換形式。為抑制雜散干擾，通常雜散頻率ωREF應(yīng)當(dāng)滿足ωREF＞＞ωP＞ωC［7-9］。則雜散對(duì)PLL輸出的影響可表示為

雖然式(10)指出降低ωP/ωZ可降低雜散強(qiáng)度，但通常需要保持較高的ωP/ωZ，以確保環(huán)路具有較好的相位裕度。另一方面可知，雜散強(qiáng)度與ωC/ωREF項(xiàng)的平方成反比，降低ωC/ωREF可以有效地抑制雜散干擾。

綜合以上分析可知，鎖相環(huán)環(huán)路截止頻率ωC對(duì)鎖相環(huán)性能具有重要影響。從相位噪聲指標(biāo)出發(fā)，提高ωC可有效的抑制Ⅱ型鎖相環(huán)中占主導(dǎo)的VCO噪聲，同時(shí)迅速地縮短鎖定時(shí)間；然而ωC的提高將嚴(yán)重削弱鎖相環(huán)的雜散抑制能力。綜合考慮，ωC≈(1/5～1/10)ωREF是較為合理的取值范圍。

2 鎖相環(huán)仿真驗(yàn)證

2.1 穩(wěn)定性的仿真驗(yàn)證

基于MATLAB仿真平臺(tái)，構(gòu)建了鎖相環(huán)開環(huán)和閉環(huán)模型，選取輸入?yún)⒖夹盘?hào)為100 kHz，分頻比為200，則最終輸出為20 MHz；同時(shí)根據(jù)芯片IC663指標(biāo)選擇了 ICP=2 μA，KVCO=2π ×200M rad/V；為使環(huán)路 ωC=2π ×2k rad·s-1，PM=60°，根據(jù)前文推導(dǎo)結(jié)果可計(jì)算濾波器參數(shù)為R=23 kΩ，C1=90 pF，C2=7 pF。將以上參數(shù)代入MATLAB鎖相環(huán)模型中計(jì)算可知，其中ωC=12.5 krad/s，PM=60°，仿真結(jié)果與計(jì)算結(jié)果一致。

2.2 鎖定時(shí)間與雜散的仿真驗(yàn)證

基于MATLAB構(gòu)建了鎖相環(huán)行為級(jí)電路模型，通過改變環(huán)路帶寬和輸入?yún)⒖夹盘?hào)頻率，獲得如圖4所示的PM一致而ωC和fREF不同時(shí)環(huán)路LPF輸出電壓的瞬態(tài)仿真結(jié)果。圖中(a)和(b)的ωC相同，而(a)的fREF為(b)的一半，這意味著(a)的初始頻率/相位差亦為(b)的一半，而仿真結(jié)果顯示其鎖定時(shí)間(1.8 ms)也大致為(b)的一半(4 ms)。在fREF保持不變情況下，對(duì)比(a)和(d)兩條曲線可知，ωC降低一半時(shí)鎖定時(shí)間則延長(zhǎng)至4倍。同時(shí)，對(duì)比(b)和(c)兩條曲鎖定時(shí)間基本一致。這些仿真結(jié)果均與前文分析結(jié)果吻合。

圖4 各種參數(shù)下的鎖定時(shí)間仿真結(jié)果

圖5 為4種情況下PLL輸出信號(hào)的頻率變換，可以看到(a)情況下雜散強(qiáng)度最大達(dá)-58.2 dBc；而在散強(qiáng)度下降6 dB為-64.2 dBc；(b)和(d)由于 ωC/ωREF相同且為(a)的1/2，因而其雜散強(qiáng)度下降12 dB均為-70 dBc；從中可以發(fā)現(xiàn)，仿真結(jié)果與前文推導(dǎo)一致。

圖5 各種參數(shù)下雜散強(qiáng)度仿真結(jié)果

2.3 相位噪聲仿真驗(yàn)證

相位噪聲仿真驗(yàn)證中，通過IC663芯片手冊(cè)獲取了VCO的噪聲數(shù)據(jù)［10］，同時(shí)其他噪聲采用熱噪聲模擬其他噪聲源。圖6所示為不同環(huán)路下相位噪聲仿真結(jié)果。其中圖6(a)為其他參數(shù)不變，ωC變化時(shí)PLL相位噪聲仿真擬合曲線。由于VCO噪聲的主導(dǎo)作用，ωC越小，PLL帶內(nèi)相位噪聲越明顯；另一方面PLL帶外噪聲卻基本保持不變；這與前文中鎖相環(huán)噪聲分析基本一致。通過仿真發(fā)現(xiàn)，ωC不變時(shí)不同分頻比N(圖6(b))或不同電荷泵電流ICP(圖6(c))的鎖相環(huán)相位噪聲特性基本保持不變。綜上可知，在VCO噪聲其主導(dǎo)作用下，PLL輸出相噪特性基本只取決于ωC。

圖6 環(huán)路參數(shù)變化對(duì)鎖相環(huán)相位噪聲影響的仿真結(jié)果

3 電路設(shè)計(jì)與測(cè)試驗(yàn)證

基于鎖相環(huán)ICS663芯片和分頻器芯片ICS674設(shè)計(jì)了PLL電路并制作了PCB板，其實(shí)物如圖7所示。其中鎖相環(huán)的分頻系數(shù)、環(huán)路濾波器參數(shù)均通過板上開關(guān)切換進(jìn)行更改。

圖7 鎖相環(huán)電路PCB實(shí)物照片

由于實(shí)際電路中，輸出參考信號(hào)的高次諧波很容易耦合至PLL輸出中，從而影響雜散的測(cè)試。為了減少這種諧波干擾，測(cè)試中設(shè)置分頻系數(shù)為3(IC674分頻系數(shù)必須不小于3)，以使PLL輸出頻率盡量接近參考頻率，而此時(shí)參考頻率設(shè)置為fREF=1 MHz。然后分別測(cè)試了 ωC為2π×5k rad/s和 ωC=2π ×10k rad/s兩種情況下的雜散強(qiáng)度，如圖8所示。由圖可知，ωC=2π×5k rad/s時(shí)雜散強(qiáng)度為-40.46 dB而ωC=2π×10k rad/s時(shí)雜散強(qiáng)度升高為-27.72 dB，升高約為12.7 dB，測(cè)試結(jié)果與式(10)預(yù)測(cè)基本相符。

圖8 不同ωC時(shí)雜散測(cè)試結(jié)果

利用Agilent MSO3024示波器測(cè)試了以上兩種ωC下的鎖相環(huán)啟動(dòng)過程中LPF輸出電壓變化情況，其測(cè)試結(jié)果如圖9所示，從圖中可以看到鎖定時(shí)間由736 μs延長(zhǎng)延長(zhǎng)了約4倍至2.76 ms，證明了鎖定時(shí)間與ωC成反比。

最終利用Agilent N9020A信號(hào)分析儀完成了PLL相位噪聲的測(cè)試。圖10(a)為不同ωC下相位噪聲測(cè)試結(jié)果，從圖中可以看出ωC越高則帶內(nèi)噪聲越低，而帶外噪聲基本一致。由于無法改變ICS663芯片內(nèi)部參數(shù)，因而本論文選擇通過改變ICS674分頻系數(shù)來測(cè)試ωC相同而分頻系數(shù)N不同時(shí)的相位噪聲特性，其結(jié)果如圖10(b)所示?？梢钥吹剑?dāng)N在50/100/200之間發(fā)生變化時(shí)，PLL輸出相位噪聲輸出結(jié)果基本保持不變，以上結(jié)果均與分析及仿真結(jié)果吻合。

4 結(jié)束語

首先對(duì)Ⅱ型電流泵整數(shù)分頻鎖相環(huán)環(huán)路特性進(jìn)行了分析推導(dǎo)，推導(dǎo)結(jié)果顯示合理選擇環(huán)路濾波器電容比值可使相位裕度實(shí)現(xiàn)最優(yōu)化，鎖定時(shí)間與環(huán)路截止頻率ωC平方成反比，雜散強(qiáng)度與(ωC/ωREF)2成正比等重要結(jié)論。進(jìn)而開展了基于Matlab的鎖相環(huán)環(huán)路仿真驗(yàn)證和基于鎖相環(huán)芯片ICS663的鎖相環(huán)電路設(shè)計(jì)與測(cè)試工作，仿真結(jié)果與實(shí)際電路測(cè)試結(jié)果均與本文鎖相環(huán)理論分析結(jié)果相符。

圖9 不同ωC下鎖定時(shí)間測(cè)試結(jié)果

圖10 相位噪聲測(cè)試結(jié)果