袁為群 宋建遠

（崇達技術股份有限公司，廣東 深圳 518132）

0 前言

高頻高速PCB的頻率已在1 GHz～77 GHz，傳輸速率20 Gbps以上，PCB的密度也在不斷增加，保證信號完整性成為高速電路設計和制造的重點關注話題[1]。信號完整性是高速電路系統中信號未受到損傷的一種狀態(tài)，它表明信號通過傳輸線傳遞后，仍能保持正確的性能和做出響應。當信號在高頻下傳輸時，導通孔的寄生電容和寄生電感所產生的阻抗會引起信號反射、串擾或衰減等問題。實現高速PCB互連必須采用導通孔設計，導通孔是PCB設計中的常用結構[2]。因此，在高速PCB設計和制造中，如何減小導通孔寄生效應帶來的阻抗是我們必須面對的問題。

本文通過導通孔的影響因素分析，并通過優(yōu)化設計試驗得出可以從孔徑、焊盤和反焊盤三方面改善孔阻抗。在研究過程中把控深鉆技術應用到孔阻抗優(yōu)化設計，得到了差分孔阻抗的很好改善。

1 孔阻抗的理論分析

1.1 導通孔介紹

高速電路采用的元器件集成度高、速度快、引出端子多，因而PCB板上布線密度高，層數高且多在16層以上，導通孔（也稱過孔）設計非常多，傳輸線的特性阻抗控制要求高。其中導通孔的主要功能是用于各層次之間的電氣連接，即連接高多層板的不同層走線的電導體，從而構成高速互連電路。導通孔的結構主要由三部分組成：孔徑（hole）、焊盤（pad）和反焊盤（antipad）。在高頻高速下導通孔的信號傳輸會產生寄生電容和寄生電感，從而產生阻抗。導通孔模型（如圖1）。

常見的幾種導通孔結構和工藝有：通孔、埋孔和盲孔，盲孔包括機械盲孔和激光盲孔。通孔是PCB最常用的過孔結構；埋孔在PCB的內層構成互連電路，可以節(jié)省埋孔的上、下各層的布線空間；盲孔用于表層（即頂層和底層）線路與內層線路的電氣連接，可以節(jié)省盲孔的下方（或上方）各層的布線空間。常見導通孔結構（如圖2）。

在最新PCB技術中，實現盲孔的工藝方法還有：背鉆和控深鉆，這樣不僅可以減少多次壓合，而且能夠實現各種深度的盲孔，大幅降低了技術難度和制造成本。

1.2 關于孔阻抗的影響因素分析

任何阻抗突變都會引起電壓信號的反射和失真，這使信號質量會出現問題，只要信號的阻抗保持不變，就不會反射，也不會發(fā)生信號失真，而衰減效應是由串聯和并聯阻抗引起的。信號的串擾是由兩相鄰信號線及其返回路徑之間的電場合磁場的耦合引起的，信號線間的互耦合電容和互耦合電感產生的阻抗決定了耦合電流值。因此，阻抗不僅可以用來描述與信號完整性相關的問題，還可以用來得到信號完整性的解決方案和設計方案[3]。既然阻抗突變會引起信號反射失真或者耦合串擾，我們就得從阻抗分析入手。線阻抗按照常規(guī)的阻抗軟件模擬計算和控制，不在本文的討論范圍，下文主要討論孔阻抗。

導通孔是PCB上一個重要的阻抗不連續(xù)點，當信號頻率達到1GHz以上，高速信號通過時，導通孔的寄生電容會信號上升時間延長，傳輸速度減慢[4]。這時導通孔寄生效應就凸顯出來，其估算如公式（1）。而寄生電感會消弱電源旁路電容的濾波功能，這樣高頻高速信號在電路板中流竄而引發(fā)串擾等問題[5]，因此，過孔的寄生電感帶來的危害比寄生電容大得多。

導通孔的寄生電容估算公式：

圖1 導通孔模型

圖2 常見導通孔結構

式中，C—寄生電容（pF），T—PCB厚度（in），Dk—介電常數，D1—焊盤直徑（in），D2—反焊盤直徑（in）。

由公式（1）可知，反焊盤和焊盤對寄生電容有著較大的影響，PCB厚度也會影響寄生電容的大小，在盡可能的情況下，減小PCB厚度。

導通孔的寄生電感估算公式：

式中，L—寄生電感（nH），h—導通孔長度（in），d—導通孔直徑（in）。

由公式（2）可知，導通孔的長度對寄生電感影響最大，而導通孔的鉆孔孔徑對寄生電感影響相對較小。改變導通孔長度的方法有背鉆技術，即采用背鉆技術把導通孔多余的導通部分鉆掉，這樣可以降低反射系數，提高傳輸系數和減小阻抗的不連續(xù)性[6]。背鉆短樁長度不在本文討論。

根據阻抗公式Z0=并把公式（1）和（2）代入其中，則有

由公式（3）可知，加大反焊盤D2 或減小焊盤D1，或減小導通孔直徑，可增大導通孔阻抗值[7]。

2 研究方案

本文研究高速PCB的差分孔阻抗變化情況，主要是通過試驗的方法來探討導通孔的鉆孔孔徑、焊盤和反焊盤三種參數對孔阻抗的影響效果。要求：導通孔的孔徑0.36 mm±0.5 mm，內層差分線阻抗90±5 Ω，差分孔阻抗≥85 Ω。本方案采用一款22層板作為研究對象，采用低損耗高速板材TU833，疊層結構（如圖3）。

由圖3可知，信號層L7、L16、L18和L20的差分孔有背鉆，原因在于這些層設計有差分阻抗線。為了減小高頻高速下差分孔的長度對阻抗的影響，設計背鉆來控制寄生電感值，背鉆短樁（stub）大小按背鉆深度來管控，一般在0.25 mm范圍以內。方案中，阻抗測試采用TDR時域反射計，請注意：是德的VNA網絡分析儀不適合進行孔阻抗測試。

圖3 疊層結構圖

2.1 差分孔阻抗設計優(yōu)化

在優(yōu)化設計前，孔阻抗在80Ω上下，達不到83Ω。經過分析問題出在導通孔的反焊盤和焊盤尺寸設計上，根據孔阻抗的公式，加大反焊盤和減小焊盤尺寸，同時減小該孔的鉆孔直徑。優(yōu)化設計前后的數據（見表1）。

優(yōu)化設計前后的導通孔線路圖如圖4和圖5。從圖示可看出，優(yōu)化設計后的線路層和地層還在布局上做了一些細節(jié)上的更改。

試驗板20塊（pcs），進行全流程制作和阻抗測試，與優(yōu)化前的20 pcs數據進行對比分析。

2.2 差分孔阻抗優(yōu)化驗證

減小鉆孔直徑、增大反焊盤尺寸和縮小焊盤尺寸，可以把孔阻抗做到83Ω之上，滿足了高速PCB孔阻抗要求。以L20為例，優(yōu)化設計前后的孔阻抗測試情況，如表2實測數據。通過孔徑、反焊盤和焊盤優(yōu)化設計可把L20層的差分孔阻抗值提升2.99 Ω。根據實測數據分析，其他層次的差分孔阻抗提升值是有些差異的，平均值基本在2～3 Ω之間（見表2）。

表1 0.36mm導通孔的優(yōu)化設計參數

圖4 導通孔優(yōu)化設計前的電路圖示

圖5 導通孔優(yōu)化設計后的電路圖示

這樣的優(yōu)化設計給高速PCB制造帶來很大的難度。減小鉆孔，為了滿足孔徑0.36 ±0.05mm，必須控制電鍍孔銅厚度和均勻性，這需要試驗設計抓取電鍍工藝參數，并檢測孔徑。減小導通孔的焊盤，保證不破盤，需要提升層間對準度，優(yōu)化OPE沖孔、壓合和鉆孔的工藝參數，并檢測層偏數據，以保證良好的對位能力。

2.3 實現壓接孔阻抗優(yōu)化的新方法

實現壓接孔阻抗優(yōu)化的新方法如下敘述。

2.3.1 如何實現壓接孔阻抗優(yōu)化

壓接孔是導通孔的一種，用于安裝帶有壓接腳的連接器（或元器件）。由于信號傳輸速度非常高且在20 Gbps以上，對差分線阻抗和差分孔阻抗的要求也就非常高。如上文案例中，壓接孔0.36±0.05 mm，差分線阻抗90±5 Ω，差分孔阻抗≥83Ω，是通過優(yōu)化孔徑、焊盤和反焊盤的方式來提升孔阻抗。這樣做給生產制程帶來較大的難度，有沒有其他的新方法呢？

根據文獻研究結果，導通孔的孔徑對阻抗的影響大，隨著孔徑的增大會引起更大的阻抗不連續(xù)性[8]。反過來說，減小孔徑是可以改善孔阻抗的。這符合孔阻抗的影響因素分析結果。我們可以從鉆孔大小的思路來改善孔阻抗。在滿足壓接腳長度的情況下（一般壓接腳長度1.0 mm），把非壓接端的孔做小些，以期差分孔阻抗得以提升。

表2 差分孔阻抗優(yōu)化設計前后的實測數據

試驗方案：疊層結構同前，對于壓接孔0.36 mm而言，先從頂面（top）鉆0.30 mm小孔，然后在同一位置鉆1.2～1.4 mm深度的0.45 mm大孔，而壓接孔的焊盤和反焊盤尺寸不做設計優(yōu)化。

2.3.2 試驗結果與分析

如上試驗方案完成試驗板，并進行差分孔阻抗測試。仍以L20為例，采用控深鉆與原來正常鉆的測試數據如表3。通過采用大小孔優(yōu)化設計可把L20層的差分孔阻抗值提升3.77 Ω。根據實測數據分析，其他層次的差分孔阻抗提升值是有些差異的，平均值基本在2.5～4 Ω。

表3 差分孔阻抗有無控深鉆的實測數據

圖6 大小孔切片圖

采用大小孔設計和控深鉆技術，電鍍后的孔圖片如圖6。

這種大小孔在電鍍上不存在技術問題，可以保證電鍍孔品質。

3 結論

高速PCB是電子電路設計和制造研究的熱點。通過上面差分孔阻抗設計優(yōu)化和試驗分析，可以得出下面結論，為高速PCB差分孔阻抗設計和制造提供了可靠依據：（1）可以從導通孔徑、焊盤和反焊盤來改善導通孔阻抗，當孔徑減小25 μm，焊盤減小50 μm且反焊盤增大35 μm時，差分孔阻抗可以提升3Ω。這種優(yōu)化設計的方法，需要考慮工藝制程的能力，把孔設計和可制造性相結合；（2）鉆孔孔徑大小對差分孔阻抗有著非常明顯的改善效果，而且可以適當降低制作難度。當采用大小孔設計并使用控深鉆技術，可以提升差分孔阻抗約3.5Ω，能夠達到同時優(yōu)化孔徑、焊盤和反焊盤尺寸的效果。