孫麗麗 莫錫焜 Joe Dickson

（滬士電子股份有限公司，江蘇 昆山 215301）

0 前言

目前被行業(yè)所熟知的PCB設(shè)計(jì)中各層次線路是通過鉆孔后電鍍銅連接，而垂直導(dǎo)電體結(jié)構(gòu)（VeCS：Vertical Conductive Structure）[1]作為新型的PCB設(shè)計(jì)。此技術(shù)將原始的BGA密集孔設(shè)計(jì)改為垂直銅柱設(shè)計(jì)，在加工過程中取消了原始BGA位的鉆孔，通過銑長(zhǎng)短槽的方法將垂直導(dǎo)體銅柱逐個(gè)分割。目前的0.8 mmpitch的BGA只可以走單線，但是VeCS可以走五條線路，大大的提高了布線密度（如圖1）。

圖1 標(biāo)準(zhǔn)機(jī)喝VeCs設(shè)計(jì)圖

1 加工方法比較

以0.5 mmpitch的VeCS加工為例，首先用0.5 mm銑刀銑初槽，初槽可以根據(jù)客戶的需要為通槽或者為盲槽；然后進(jìn)行第二步電鍍，此步驟之后槽體內(nèi)壁與槽底部均鍍有25 μm（1 mil）銅。第三步采用0.3 mm的槽刀銑取底銅；再銑斷槽內(nèi)壁，從而將槽內(nèi)壁切割成一個(gè)個(gè)孤立的銅柱（如圖2）。

2 VeCS與傳統(tǒng)導(dǎo)通孔可靠性比較

2.1 測(cè)試樣品

2.2 再流焊（Refiow）可靠性比較

（1）測(cè)試條件（見表2、圖3）

（2）再流焊的接受標(biāo)準(zhǔn)與結(jié)果

接受標(biāo)準(zhǔn)為再流焊測(cè)試6次以后無爆板分層問題（見圖4）。

結(jié)論：在相同測(cè)試條件下采用VeCS設(shè)計(jì)的PCB與常規(guī)設(shè)計(jì)PCB均可以通過6次Reflow測(cè)試，并且采用VeCS設(shè)計(jì)的PCB在經(jīng)過10次再流焊后未出現(xiàn)開路與爆板分層問題。

圖2 加工流程比較圖

表1 測(cè)試樣品結(jié)構(gòu)

表2 再流焊測(cè)試條件

圖3 測(cè)試時(shí)真實(shí)溫度監(jiān)控曲線

圖4 再流焊測(cè)試結(jié)果

2.3 熱應(yīng)力可靠性比較

（1）熱應(yīng)力測(cè)試條件：浸錫288 ℃、10 s、3次。

（2）熱應(yīng)力的接受標(biāo)準(zhǔn)及結(jié)果：接受標(biāo)準(zhǔn)為三次浸錫后無分層現(xiàn)象（見圖5）。PCB電阻變化率僅0.1%，而常規(guī)設(shè)計(jì)的PCB 設(shè)計(jì)的測(cè)試結(jié)果變化率最大值為6.7%。

綜上采用VeCS設(shè)計(jì)的PCB的可靠性優(yōu)于常規(guī)PCB。

圖5 熱應(yīng)力測(cè)試結(jié)果

結(jié)論：在相同測(cè)試條件下采用VeCS設(shè)計(jì)的PCB均可以通過熱應(yīng)力的測(cè)試。即采用VeCS設(shè)計(jì)的PCB的熱應(yīng)力性能可以達(dá)到常規(guī)PCB的能力。

2.4 熱循環(huán)測(cè)試（TCT：Thermal Cycle Test）

（1）測(cè)試條件：TCT前試樣進(jìn)行6次再流焊（同2.2）（見表3）。

表3 TCT條件

（2）接受標(biāo)準(zhǔn)與結(jié)果：TCT測(cè)試接受標(biāo)準(zhǔn)：電阻變化率小于10%，（見表4）。

結(jié)論：在相同測(cè)試條件下采用VeCS設(shè)計(jì)的PCB均可以通過TCT測(cè)試，其中采用VeCS設(shè)計(jì)的

2.5 導(dǎo)電陽極絲（CAF：Conductive Anodic Filament）測(cè)試

（1）測(cè)試條件：CAF測(cè)試前進(jìn)行6次再流焊（同2.2）（見表5）。

（2）測(cè)試接受標(biāo)準(zhǔn)及結(jié)果：CAF測(cè)試接受標(biāo)準(zhǔn)：測(cè)試100 0h過程中保持電阻＞107Ω，且測(cè)試過程中電阻變化＜10%。測(cè)試結(jié)果如圖6。

結(jié)論：在相同測(cè)試條件下采用VeCS設(shè)計(jì)的PCB與常規(guī)PCB均可以通過1000 h CAF測(cè)試，此結(jié)果說明采用VeCS設(shè)計(jì)的PCB的CAF可靠性可以達(dá)到常規(guī)PCB的設(shè)計(jì)的標(biāo)準(zhǔn)。

3 VeCS 與傳統(tǒng)導(dǎo)通孔的阻抗與信號(hào)性能比較

（1）插損測(cè)試試樣板（見圖7）。

表4 TCT結(jié)果（單位：?）

表5 CAF測(cè)試條件

（2）插損測(cè)試條件及測(cè)試結(jié)果。

（3）插損測(cè)試條件及測(cè)試結(jié)果（見圖8）。

結(jié)論：在同等對(duì)比條件下，VeCS的插入損耗均小于傳統(tǒng)的孔加背鉆結(jié)構(gòu)。

4 結(jié)論

傳統(tǒng)的通孔（through hole）與盲孔設(shè)計(jì)不只占用很大的空間，同時(shí)也對(duì)SI有負(fù)面的干擾影響。

任意層互連（Any layer）雖然有助于增加布線密度，但是成本高、工時(shí)長(zhǎng)，VeCS（垂直導(dǎo)電體結(jié)構(gòu)）技術(shù)則在這方面有質(zhì)的突破。

圖6 測(cè)試結(jié)果

圖8 插損測(cè)試條件與結(jié)果

采用VeCS設(shè)計(jì)的PCB與傳統(tǒng)的PCB相比，VeCS的可靠性與信號(hào)性能優(yōu)勢(shì)明顯，完全可以滿足汽車板，服務(wù)器類板的高可靠性與信號(hào)要求。同時(shí)VeCS的設(shè)計(jì)可以為終端客戶節(jié)省大面積空間布線，從而達(dá)到降層與降低成本的雙從優(yōu)勢(shì)。