李營 呂兆承

摘 要：為了激發(fā)學(xué)生的學(xué)習(xí)興趣，提高學(xué)生的綜合實踐與創(chuàng)新能力，根據(jù)工程教育理念和能力培養(yǎng)要求，結(jié)合FPGA實踐性強的特點，堅持“重基礎(chǔ)與技能，求綜合與創(chuàng)新”的實驗教學(xué)改革思路，從課程的實驗內(nèi)容、教學(xué)方法、實驗條件以及考核評價方式等方面進行教學(xué)改革，引入“項目引導(dǎo)，任務(wù)驅(qū)動”的教學(xué)方法與模塊化實驗設(shè)備，建設(shè)FPGA網(wǎng)上教學(xué)資源，制定具體、合理、規(guī)范的評價方式，加強對學(xué)生實驗過程的指導(dǎo)與考核。實踐證明，改革取得了良好的教學(xué)效果，提高了實驗教學(xué)的水平與質(zhì)量，為今后的教學(xué)改革積累了寶貴經(jīng)驗。

關(guān)鍵詞：工程能力;任務(wù)驅(qū)動;模塊化設(shè)計;過程考核;FPGA;實驗教學(xué)

中圖分類號：TP39;G642文獻標識碼：A文章編號：2095-1302（2019）12-0-04

0 引 言

伴隨著電子設(shè)計自動化技術(shù)的迅猛發(fā)展，利用FPGA進行數(shù)字系統(tǒng)的開發(fā)已廣泛應(yīng)用于通信、航空航天、醫(yī)療電子和汽車電子等諸多領(lǐng)域，該技術(shù)已成為現(xiàn)代集成電路設(shè)計驗證的主流[1]。FPGA是一種新型的電路設(shè)計技術(shù)，通過軟件編程設(shè)計硬件電路，能夠極大地提高電路設(shè)計的效率與可靠性，減輕設(shè)計者的勞動強度，成為越來越多領(lǐng)先技術(shù)的系統(tǒng)解決方案[2]，許多院校根據(jù)行業(yè)發(fā)展需要都開設(shè)了FPGA課程。

FPGA課程的專業(yè)性與應(yīng)用性較強，學(xué)習(xí)難點相對較大，給課程教學(xué)帶來了較大挑戰(zhàn)。從我校近幾屆電子信息類專業(yè)畢業(yè)生的知識掌握情況來看，很多學(xué)生在學(xué)完課程之后仍然出現(xiàn)不具備FPGA設(shè)計能力、設(shè)計缺乏完整性等問題。面臨就業(yè)壓力，為了提高自身競爭力，一部分學(xué)生花費大量的金錢和時間自費到社會培訓(xùn)機構(gòu)進行FPGA方面的學(xué)習(xí)。因此，開展FPGA相關(guān)課程教學(xué)改革研究具有重要的現(xiàn)實意義[3-5]。

1 FPGA課程現(xiàn)狀及存在的問題

FPGA是一門理論與實踐緊密結(jié)合的課程，要求學(xué)生不但要掌握硬件描述語言，還要熟悉硬件電路的原理與結(jié)構(gòu)，具備良好的編程語言和數(shù)字電路基礎(chǔ)，一般安排在C語言、數(shù)字電路、單片機等課程之后開設(shè)。我校FPGA課程授課課時數(shù)是51學(xué)時，實驗課課時數(shù)是15學(xué)時，實驗課時占到了總學(xué)時的三分之一，實驗教學(xué)環(huán)節(jié)對課程的教學(xué)效果影響至關(guān)重要。同時，實驗教學(xué)是工科專業(yè)人才培養(yǎng)中的重要環(huán)節(jié)，對學(xué)生的工程素質(zhì)與創(chuàng)新能力培養(yǎng)具有重要作用[5]。雖然FPGA課程的實踐性很強，但在教學(xué)過程中未能充分體現(xiàn)課程的這一特點。

（1）理論與實驗課程教學(xué)各自獨立進行，使得理論變得比較抽象，不利于學(xué)生理解，影響了學(xué)生學(xué)習(xí)理論知識的積極性與主動性，相互配合的教學(xué)影響力甚微。

（2）實驗內(nèi)容多以驗證型實驗項目為主，使得學(xué)生在實驗過程中按照實驗手冊的流程走過場，僅編寫幾行代碼，很難提高學(xué)生的創(chuàng)新能力與主動性。

（3）實驗設(shè)備存在缺陷。實驗教學(xué)平臺通常采用FPGA實驗箱，這種實驗箱采用一體化結(jié)構(gòu)，硬件集成度高，功能上難以根據(jù)需要繼續(xù)擴展，只要選擇合適的工作模式，學(xué)生無需過多了解其硬件組成與連接，參考說明書分配管腳就可進行硬件驗證，學(xué)生的實際動手能力與分析解決問題的能力并不能得到提高，感受不到設(shè)計電子產(chǎn)品的樂趣。

（4）實驗考核方法單一，主要以實驗報告、出勤率為依據(jù)，這種考核模式不能使學(xué)生真正從思想上提高培養(yǎng)動手的意識，無法真實反映學(xué)生的實際能力。

2 實驗教學(xué)改革探索

綜合上述問題，針對應(yīng)用型人才培養(yǎng)定位，從FPGA課程工程實踐的重要性出發(fā)，結(jié)合近幾年的教學(xué)經(jīng)驗，提出以下幾點教學(xué)改革措施。

2.1 優(yōu)化實驗教學(xué)內(nèi)容，以具體任務(wù)為導(dǎo)向

改革前開設(shè)的實驗項目都是常規(guī)的驗證性實驗，與開發(fā)使用的應(yīng)用系統(tǒng)存在很大的差距，而且相互獨立，缺乏綜合性與系統(tǒng)性，因此學(xué)生只要機械模仿，所做的實驗結(jié)果完全一樣，不利于學(xué)生獨立思考與解決問題能力的培養(yǎng)。根據(jù)FPGA課程與應(yīng)用型本科學(xué)生的特點，結(jié)合行業(yè)新技術(shù)發(fā)展與崗位技能需要，以完成典型任務(wù)為主線編排教學(xué)內(nèi)容，F(xiàn)PGA實驗教學(xué)內(nèi)容的安排見表1所列。

整個實驗過程以具體任務(wù)為導(dǎo)向，系統(tǒng)地介紹數(shù)字系統(tǒng)設(shè)計開發(fā)環(huán)境、開發(fā)工具軟件、Verilog語言以及應(yīng)用、組合和時序邏輯電路設(shè)計、數(shù)字系統(tǒng)設(shè)計實踐等，由淺入深、循序漸進地安排8個實驗項目，增加綜合設(shè)計性實驗，增進實驗內(nèi)容的趣味性，最大限度地吸引學(xué)生的注意力，提升學(xué)生的學(xué)習(xí)興趣。項目1主要學(xué)習(xí)FPGA開發(fā)軟件Quartus及配套實驗箱的使用，通過簡單的門電路的設(shè)計，使學(xué)生從實踐中了解現(xiàn)代數(shù)字系統(tǒng)設(shè)計所需要的硬件、軟件開發(fā)環(huán)境，并逐漸學(xué)會運用Quartus進行數(shù)字電路設(shè)計，同時讓學(xué)生在實踐中由從直觀到抽象、由外到內(nèi)逐漸理解FPGA以及相關(guān)概念。項目2學(xué)習(xí)Verilog的語法、常用語句及簡單組合邏輯電路的設(shè)計，使學(xué)生從實踐中了解Verilog硬件描述語言的基本概念、結(jié)構(gòu)特點、數(shù)據(jù)類型等，體會什么是組合邏輯電路，如何用Verilog完成組合邏輯基本的建模，逐步掌握清楚幾種常用組合邏輯電路的原理以及建模方法。項目3-5主要學(xué)習(xí)簡單時序邏輯電路的設(shè)計，使學(xué)生從實踐中熟悉典型時序電路的Verilog設(shè)計方法，建立同步電路設(shè)計概念。項目6-7是數(shù)字系統(tǒng)設(shè)計綜合任務(wù)，設(shè)計難度增加，但每個任務(wù)都不是孤立的，與前面的任務(wù)具有一定的聯(lián)系，使學(xué)生在實踐中掌握數(shù)字系統(tǒng)設(shè)計與驗證的流程，掌握top-down的設(shè)計思想，ModelSim仿真工具的使用等，從而提高設(shè)計能力，使學(xué)生在實驗中有較豐富的收獲。實驗中每個項目都由具體任務(wù)入手，引入相關(guān)的知識點，通過技能訓(xùn)練引出相關(guān)概念、設(shè)計技巧，體現(xiàn)做中學(xué)、學(xué)中練的教學(xué)思想。

2.2 更新教學(xué)理念，采用基于任務(wù)驅(qū)動式的教學(xué)模式

傳統(tǒng)的實驗教學(xué)以教師為中心、以課堂為中心、以教材為中心，簡單地使學(xué)生按照教師的安排與講授得到一個結(jié)果，學(xué)生缺乏思考與協(xié)作，這種方式過于枯燥，影響FPGA課程的教學(xué)效果。而基于任務(wù)驅(qū)動的教學(xué)模式是一種以實踐為導(dǎo)向、教師為主導(dǎo)、學(xué)生為主體的教學(xué)方法，從職業(yè)發(fā)展變化的實際需要出發(fā)，選擇典型的項目為教學(xué)內(nèi)容，通過師生共同實施項目內(nèi)容進行教學(xué)活動。這種教學(xué)法在項目任務(wù)完成過程中，能使學(xué)生積極地通過持續(xù)探索、團隊協(xié)作參與學(xué)習(xí)、自覺地進行知識建構(gòu)、設(shè)計與創(chuàng)造，是一種具有全新教學(xué)理念的教學(xué)模式[6]，該模式的教學(xué)流程見表2所列。

本文以設(shè)計型實驗項目數(shù)字鐘設(shè)計為例進行闡述。

（1）任務(wù)描述

設(shè)計一個簡易數(shù)字鐘，實現(xiàn)“小時”“分鐘”“秒鐘”的計時與顯示，時間顯示采用七段數(shù)碼管顯示器。

（2）知識鋪墊

根據(jù)常識，“秒”“分”與“小時”之間存在各自獨立又相互聯(lián)系的計數(shù)與進位關(guān)系，“秒”“分”的計數(shù)模式相同，每計滿60個時鐘清零并重新開始計數(shù)，相當于一個六十進制的計數(shù)器。而“小時”相當于一個二十四進制的計數(shù)器。

（3）方案制定

學(xué)生根據(jù)設(shè)計要求在查閱數(shù)字鐘有關(guān)資料的基礎(chǔ)上，提出任務(wù)所需模塊，得出數(shù)字鐘的系統(tǒng)結(jié)構(gòu)框圖，如圖1所示。

（4）項目實施

在設(shè)計過程中，先采用Verilog設(shè)計底層模塊，包括分頻器模塊、計數(shù)器模塊、顯示控制模塊，頂層模塊通過模塊調(diào)用的方式完成。通過上述環(huán)節(jié)的訓(xùn)練，學(xué)生在任務(wù)分析、系統(tǒng)劃分、模塊設(shè)計等方面都得到了全面的鍛煉，建立了系統(tǒng)設(shè)計的整體概念，掌握自頂向下的設(shè)計方法，進一步熟練Quartus軟件的操作與程序調(diào)試方法。

（5）評價總結(jié)

學(xué)生自我檢查、自我評價，分析設(shè)計優(yōu)缺點，提出進一步改善要求。

（6）知識拓展

對于學(xué)有余力的同學(xué)，在完成上述實驗內(nèi)容的基礎(chǔ)上，安排兩個擴展任務(wù)：

①增加鬧鈴功能，在鬧鐘定時到時，啟動鬧鈴響，鬧鈴音為急促的“滴滴滴”音，響聲延續(xù)30 s;

②設(shè)計一個多功能數(shù)字鐘，除了計時外，增加校時等[7]功能。

2.3 改善實驗硬件條件，利用開發(fā)板進行模塊化設(shè)計

傳統(tǒng)的一體化FPGA實驗箱存在價格昂貴、維修保養(yǎng)成本高、體積大、不便攜帶等諸多弊端，我校積極建設(shè)“FPGA口袋實驗室”，利用FPGA開發(fā)板進行開放、自主實驗教學(xué)模式的改革。硬件購買只包含F(xiàn)PGA芯片、電源等必要電路的最小系統(tǒng)開發(fā)板，其I/O都以插針形式引出，以方便與外圍電路的連接。外圍電路則以模塊的形式做在電路板上，如撥碼開關(guān)、數(shù)碼管、LED點陣等。學(xué)生實驗時，根據(jù)不同的實驗項目，選擇相應(yīng)的外圍模塊與FPGA開發(fā)板在面包板上搭建而成。這種模塊化的設(shè)計能結(jié)合實際教學(xué)以及學(xué)生的情況進行隨意更改，擴展性強，靈活性高，增強實驗教學(xué)的效果[8]。此外，相對于實驗箱，F(xiàn)PGA板卡價格便宜，體積小，方便攜帶，課上、課下都可以由學(xué)生負責保管使用，學(xué)生能夠隨時隨地驗證理論課程的教學(xué)內(nèi)容，并在板卡上運行自己的設(shè)計或創(chuàng)意，有利于培養(yǎng)學(xué)生的自學(xué)能力、實踐能力及創(chuàng)新能力。這種“口袋實驗室”在實驗教學(xué)中融入了“模塊化”“工程化”“自主化”的思想，彌補了課堂學(xué)時有限的不足，可以輕松實現(xiàn)電子芯片的設(shè)計，并且可以現(xiàn)場觀察實驗結(jié)果，大大提高了學(xué)生學(xué)習(xí)FPGA的效率和熱情。

2.4 改革考核評價方式，加強項目過程指導(dǎo)和考核

實驗課程強調(diào)實驗的操作過程，學(xué)生在實驗課程中所取得的效果與實驗過程管理密切相關(guān)[5]。將學(xué)生的實驗過程直接與實驗成績掛鉤，并將實驗課堂表現(xiàn)作為實驗考核成績的重要組成部分，為此提高了平時考核成績的比重，F(xiàn)PGA實驗課程考核方式及權(quán)重如圖2所示。平時考核選取所有實驗項目成績的平均值，每次實驗項目的成績根據(jù)學(xué)生平時的考勤、課堂表現(xiàn)、課后作業(yè)（實驗報告）等情況，由指導(dǎo)教師按照百分制分別給出評定成績，并記錄在實驗過程材料中。期末考核時，抽取難度適中的實驗內(nèi)容，要求學(xué)生進行實際操作并現(xiàn)場驗收考查學(xué)生，這種考核會更加注重學(xué)生的實驗過程。良好的過程管理能夠促進學(xué)生的學(xué)習(xí)效果，提高學(xué)生的實驗積極性與主動性[8]。

“預(yù)習(xí)環(huán)節(jié)”中，為了保證實驗教學(xué)效果，要求學(xué)生在實驗前通過閱讀實驗講義，網(wǎng)上查詢相關(guān)資料，針對實驗原理與實驗內(nèi)容提出若干思考題及預(yù)習(xí)要求，引導(dǎo)學(xué)生在弄懂實驗原理的基礎(chǔ)上做好充分的準備工作，如模塊劃分、編寫程序、進行仿真等。

“實驗過程”中，讓學(xué)生獨立、主動地完成項目。當學(xué)生遇到問題時，教師應(yīng)鼓勵學(xué)生自行解決實驗中遇到的問題，或者與同學(xué)相互討論，相互指導(dǎo)。若仍然解決不了則向教師求助。對于共性問題，教師將其歸納總結(jié)，列出一個常見問題解答的提綱，交給學(xué)生或展示給學(xué)生。對于個性問題，教師單獨指導(dǎo)[8]。每個實驗項目結(jié)束后，根據(jù)學(xué)生在操作過程中的綜合表現(xiàn)，給出相應(yīng)的課堂表現(xiàn)成績，檢查學(xué)生的掌握情況。FPGA實驗課堂表現(xiàn)評分見表3所列。

“實驗總結(jié)”中，學(xué)生把在實驗過程中得到的數(shù)據(jù)，如Verilog程序、RTL級電路、仿真波形以圖片的形式打印出來，粘貼在實驗報告中，作為實驗數(shù)據(jù)進行討論，分析測試數(shù)據(jù)的正確性，驗證設(shè)計功能是否得以實現(xiàn)，并記錄設(shè)計過程中程序調(diào)試的故障現(xiàn)象及處理方法。其目的在于引導(dǎo)學(xué)生做完實驗后，加深對理論與現(xiàn)象間內(nèi)在聯(lián)系的理解。

2.5 引入“對分易”微信教學(xué)平臺，建設(shè)課程網(wǎng)上教學(xué)資源

為了拓展課堂教學(xué)資源，豐富FPGA課外相關(guān)知識，借助“對分易”微信教學(xué)平臺開設(shè)FPGA技術(shù)課程，將課程常規(guī)資料與相關(guān)資源分享至該平臺。該平臺包括考勤、課程資源、作業(yè)、微信消息、在線練習(xí)等模塊，涵蓋了課上及課后講解、練習(xí)、分組、討論、作業(yè)等各個環(huán)節(jié)，是實驗課堂的有力輔助手段[9-10]。例如，由于實驗學(xué)時有限，有小部分學(xué)生不能按照要求完成設(shè)計，教師可將實驗過程錄制成小視頻，上傳到“對分易”平臺的“課程資源”中。學(xué)生課后可隨時多次回顧教師的操作過程。通過實驗教學(xué)操作視頻，一方面可提高學(xué)生的學(xué)習(xí)效率，另一方面，教師可將寶貴的教學(xué)時間用于教學(xué)難點的指導(dǎo)與對學(xué)生能力的考核，促進實驗教學(xué)順利開展。該微信教學(xué)平臺的使用方便學(xué)生課外自主學(xué)習(xí)，使學(xué)生的學(xué)習(xí)不受時間與地點的限制，促進每個學(xué)生個性化成長。

3 結(jié) 語

通過近幾年的改革實踐，學(xué)生的工程應(yīng)用能力與創(chuàng)新實踐能力得到了較大提高，很多學(xué)生參與了教師的科研項目，并主持了安徽省和學(xué)校的大學(xué)生創(chuàng)新實踐活動，發(fā)表了學(xué)術(shù)論文并申請了專利，提高了其在就業(yè)市場的競爭力，取得了良好的教學(xué)效果。但是還有一些問題有待解決，未來應(yīng)加強師資隊伍建設(shè)，通過授課教師到企業(yè)掛職鍛煉參與項目合作，開展與企業(yè)工程師的互動式專題研討等形式，提升教師的工作實踐能力，并進一步完善實驗室管理制度，通過科學(xué)有效的實驗室管理，提高實驗儀器、實驗室的利用率，營造出一種積極向上的學(xué)術(shù)研究、技術(shù)開發(fā)氛圍。

參 考 文 獻

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