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        EDA技術(shù)及其應(yīng)用優(yōu)勢

        2018-12-22 10:47:20桂淮濛陜西工業(yè)職業(yè)技術(shù)學(xué)院
        數(shù)碼世界 2018年3期
        關(guān)鍵詞:電子設(shè)計(jì)器件邏輯

        桂淮濛 陜西工業(yè)職業(yè)技術(shù)學(xué)院

        隨著信息化、數(shù)字化和智能化的到來,智能家居、可穿戴設(shè)備、車載電子等需求領(lǐng)域?qū)⒂瓉肀l(fā)式增長。要實(shí)現(xiàn)各類數(shù)字產(chǎn)品在也性能,復(fù)雜度上等方面的迅速提升,這就需要制造技術(shù)與設(shè)計(jì)技術(shù)的飛速發(fā)展。集成電路設(shè)計(jì)正在不斷地向極大規(guī)模,極低功耗和超高速的方向發(fā)展。專業(yè)集成電路ASIC(Application Specific Integrated Circuit)的設(shè)計(jì)成本不斷降低,在功能上,現(xiàn)代的集成電路已能夠?qū)崿F(xiàn)單片電子系統(tǒng)。

        現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動化技術(shù)。電子系統(tǒng)的設(shè)計(jì)方法,已從電子CAD、電子CAE發(fā)展到電子設(shè)計(jì)自動化EDA,這使得設(shè)計(jì)自動化程度,以及復(fù)雜性越來越高。 EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計(jì)、ASIC測試和封裝、FPGA/CPLD編程下載和自動測試等技術(shù);在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測試(CAT)、計(jì)算機(jī)輔助工程(CAE)技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念;在現(xiàn)代電子學(xué)方面融合了電子線路設(shè)計(jì)、數(shù)字信號處理等。因此,EDA技術(shù)已成為現(xiàn)代電子設(shè)計(jì)的有力工具。本文將針對EDA技術(shù)的概念,設(shè)計(jì)方法以及應(yīng)用展開論述。

        1 EDA技術(shù)的概念

        EDA技術(shù)是在電子CAD技術(shù)的基礎(chǔ)上發(fā)展起來的。它以計(jì)算機(jī)為工作平臺,融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果,已實(shí)現(xiàn)電子產(chǎn)品的自動設(shè)計(jì)。EDA技術(shù)依賴功能強(qiáng)大的計(jì)算機(jī),在EDA工具軟件平臺上,對以硬件描述語言HDL(Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件,自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試,直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。簡單地說,EDA就是立足于計(jì)算機(jī)工作平臺而開發(fā)出來的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的軟件工具。

        傳統(tǒng)的數(shù)字系統(tǒng)通常采用搭積木的方式設(shè)計(jì),即由一些固定功能的器件加上一定的外圍電路構(gòu)成模塊,由這些模塊進(jìn)一步形成各種功能電路,進(jìn)而構(gòu)成系統(tǒng)。構(gòu)成系統(tǒng)的“積木塊”是各種標(biāo)準(zhǔn)芯片,這些芯片的功能是固定的,用戶只能根據(jù)需要從這些標(biāo)準(zhǔn)器件中選擇,并按照推薦的電路達(dá)成系統(tǒng)。 傳統(tǒng)的設(shè)計(jì)方法已經(jīng)無法滿足電子制造技術(shù)的設(shè)計(jì)要求。

        2 EDA的設(shè)計(jì)方法

        隨著可編程邏輯器件器件,即PLD(Programmable Logic Device)器件及EDA技術(shù)的出現(xiàn),實(shí)現(xiàn)了立足于PLD芯片實(shí)現(xiàn)各種不同的功能。設(shè)計(jì)者可由基于電路板的設(shè)計(jì)轉(zhuǎn)向通過芯片設(shè)計(jì)實(shí)現(xiàn)數(shù)字邏輯功能。此方法有效的減少了設(shè)計(jì)中芯片的數(shù)量和種類,同時極大地縮小了整個系統(tǒng)的體積,降低了功耗,并提高了可靠性。半導(dǎo)體集成技術(shù)早已發(fā)展到可以在幾平方厘米的芯片上集成數(shù)千萬及以上個晶體管。EDA技術(shù)已成為現(xiàn)代電子設(shè)計(jì)的有力工具,沒有EDA技術(shù)的支持,要完成超大規(guī)模集成電路的設(shè)計(jì)和制造是不可想象的。

        基于EDA技術(shù)的設(shè)計(jì)中,通常采用Top-down(自頂向下)的設(shè)計(jì)方法。Top-down的設(shè)計(jì)方法首先從系統(tǒng)出發(fā),在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在功能級進(jìn)行仿真、糾錯,并用硬件描述對高層次的系統(tǒng)行為進(jìn)行描述,然后用綜合工具將設(shè)計(jì)轉(zhuǎn)化為具體門電路網(wǎng)表,其對應(yīng)的物理實(shí)現(xiàn)可以是PLD器件或?qū)S眉呻娐罚ˋpplication Specific Integrated Circuit,ASIC)。由于設(shè)計(jì)的主 要仿真和調(diào)試過程是在高層次完成的,這一方面有利于早起發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯誤,避免設(shè)計(jì)工作的浪費(fèi),另一方面也減少了邏輯功能仿真的工作量,提高了設(shè)計(jì)的一次成功率。在Top-down的設(shè)計(jì)中,將設(shè)計(jì)劃分為幾個不同的層次,系統(tǒng)級、功能級、門級、開關(guān)級等,按照自上而下的順序,在不同的層次上對系統(tǒng)進(jìn)行設(shè)計(jì)與仿真。

        具體來說,EDA設(shè)計(jì)流程可以分為六個步驟。第一步是設(shè)計(jì)輸入,即將電路系統(tǒng)以一定的表達(dá)方式輸入計(jì)算機(jī),常采用圖形輸入或文本輸入等方式。第二步是綜合,即將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來,成為相應(yīng)的映射關(guān)系。第三步是適配,有綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件,并產(chǎn)生最終的可下載文件。將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作。第四步是仿真,包括時序仿真和功能仿真。時序仿真是選擇具體器件并完成布局布線后進(jìn)行的包括延時的仿真。功能仿真是直接對VHDL/Verilog HDL、原理圖或其他描述形式的邏輯功能進(jìn)行測試模擬, 了解其功能是否滿足原設(shè)計(jì)的要求,不考慮信號時延因素的仿真。第五步是下載,編程下載是把適配后生成的下載、配置文件,通過編程器、編程電纜向FPGA/CPLD下載,以便進(jìn)行硬件調(diào)試和驗(yàn)證。最后一步為硬件測試,即將含有載入了設(shè)計(jì)的FPGA/CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測試,最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況,以排除錯誤、改進(jìn)設(shè)計(jì)。

        3 EDA技術(shù)的應(yīng)用及發(fā)展趨勢

        隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的迅速發(fā)展,EDA技術(shù)以及在國防、航空航天、工業(yè)自動化、通信以及儀器儀表等領(lǐng)域得到了廣泛的應(yīng)用,這也使得EDA技術(shù)成為當(dāng)今電子技術(shù)發(fā)展的核心技術(shù)之一。為了能更好的適應(yīng)新一代FPGA芯片的設(shè)計(jì)以及市場需求的變化,EDA技術(shù)也有突飛猛進(jìn)的發(fā)展,總體來說可概括為以下兩點(diǎn):(1)跨越器件組甚至公司界限的一體化設(shè)計(jì)工具,使用受益于統(tǒng)一的用戶界面,避免在不同工具間數(shù)據(jù)轉(zhuǎn)換等繁瑣操作;(2)隨著IC復(fù)雜度的不斷提高,高級語言將成為FPGA開發(fā)的利器,硬件描述語言將從更高層次入手對系統(tǒng)進(jìn)行描述。System Verilog終將取代VHDL成為下一代的描述語言。

        結(jié)束語:在當(dāng)前的電子技術(shù)快速發(fā)展的情況下,EDA技術(shù)已經(jīng)成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)中的有利工具。同時,EDA技術(shù)利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn),是電子設(shè)計(jì)技術(shù)的一個巨大進(jìn)步。。EDA技術(shù)的引入,有效的改善了數(shù)字電路設(shè)計(jì)的方法。EDA技術(shù)的這些優(yōu)勢足以說明,EDA技術(shù)的引用,能夠有效的推動電子技術(shù)的發(fā)展。

        [1]譚會生,張昌凡,EDA技術(shù)及應(yīng)用 :Verilog HDL版.3版[M]。西安電子科技大學(xué)出版社,2011。

        [2] 潘松,黃繼業(yè),EDA技術(shù)與VHDL[M]。清華大學(xué)出版社,2009

        [3] 王金明,冷自強(qiáng),EDA技術(shù)與Verilog 設(shè)計(jì)[M].科學(xué)出版社,2008

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