趙元富，王 亮，舒 磊，劉家齊，劉 琳，岳素格，李同德，李 園，顧 問

（1.北京微電子技術研究所，北京100076；2.哈爾濱工業(yè)大學 航天學院，哈爾濱150001；3.北京工業(yè)大學 微電子學院，北京100124）

仿真技術在單粒子效應的發(fā)現(xiàn)和研究過程中起到了不可忽視的作用。早在1962年，Wallmark等首次通過計算分析認為宇宙射線會影響器件的正常運行［1］，10年后人們才首次在在軌運行的存儲器中發(fā)現(xiàn)了單粒子翻轉(zhuǎn)（single event upset，SEU）［2－3］。1983年，Diehl等通過對美國圣地亞國家實驗室（SNL）3um標準單元庫的SPICE仿真，首次提出組合邏輯電路單粒子瞬態(tài)（single event transient，SET）的概念，表明粒子攻擊組合邏輯電路可形成一個電壓瞬態(tài)脈沖。該電壓脈沖沿組合邏輯向下傳遞，最終使得鎖存器翻轉(zhuǎn)。通過仿真確定了至少能傳播4個標準邏輯門的持續(xù)脈沖的最小電荷量，還預測了SET可能是SEU加固電路的主要錯誤來源［4］。這些仿真結果在隨后的幾十年里被一一證實［5－7］。

隨著集成電路在器件結構、尺寸、材料和電壓等方面發(fā)生的變化，其單粒子效應變得越來越復雜。研究表明，單粒子效應受溫度［8－9］、電壓［10－11］、器件閾值［12］、邏輯類型［12］及版圖結構［13］等多種因素影響，機理變得極為復雜，各種影響因素間的相互耦合使電路發(fā)生SEU和SET的機理變得難以確定，給先進集成電路的單粒子加固帶來了巨大挑戰(zhàn)。在此研究過程中，單粒子效應的仿真，尤其是基于TCAD（technology computer aided design）的仿真，變得越來越重要［14－19］。

本文介紹仿真的基本流程和特征尺寸減小對單粒子輻射效應的影響，并詳細介紹CMOS存儲單元單粒子效應仿真研究工作的多方面進展，首次提出了利用交叉隔離和錯誤猝熄的方法改進傳統(tǒng)存儲單元的加固性能。

1 特征尺寸的縮小對單粒子輻射效應的影響及其仿真

1.1 仿真流程

采用TCAD仿真分析軟件對集成電路單粒子效應進行仿真的基本流程，如圖1所示。首先，根據(jù)版圖和工藝規(guī)則，建立半導體器件三維模型。三維器件模型反映了器件的版圖設計、導線和介質(zhì)層厚度及有源區(qū)摻雜濃度等工藝信息。其次，基于蒙特卡羅方法進行高能粒子輸運仿真，計算高能粒子在半導體器件內(nèi)的軌跡和沉積的能量。再次，仿真半導體器件在各種輻射效應下的全物理過程，計算得到器件在各種輻射效應作用下的電流、電壓波形以及收集的電荷，用于分析器件單粒子效應的形成機制，這些效應包括SEU、單粒子閂鎖（single event latch，SEL）和SET。最后，進行半導體電路單粒子效應截面統(tǒng)計估算，設定輻射環(huán)境，產(chǎn)生粒子樣本，模擬樣本中各粒子的單粒子效應，給出半導體器件單粒子效應反應截面的統(tǒng)計結果。

圖1 TCAD仿真流程Fig.1Flow chart of TCAD simulation

1.2 單粒子翻轉(zhuǎn)

隨著器件特征尺寸的減小，器件的結電容減小，工作電壓降低，單粒子臨界電荷減小，但單粒子效應電離產(chǎn)生的空間電荷量并未等比例減少，這使得電路對單粒子效應更加敏感。

圖2給出了入射粒子在180nm和65nm SRAM中影響范圍的對比。由圖2可見，對于180nm SRAM，單個粒子入射的影響范圍是1個存儲單元；對于65nm SRAM，單個粒子入射的影響范圍是9個存儲單元。

由于納米器件材料、結構和尺寸上的變化，單粒子效應和電路邏輯間的耦合關系也更加復雜，出現(xiàn)了明顯的單粒子串擾及多節(jié)點電荷收集等現(xiàn)象［7］。對于單粒子引起的多節(jié)點電荷收集，通常將被粒子直接撞擊的節(jié)點稱為主動節(jié)點，將受單粒子產(chǎn)生的電荷擴散而間接影響的節(jié)點稱為被動節(jié)點，將主動節(jié)點電荷通過電荷擴散影響被動節(jié)點的過程稱為電荷共享。對單粒子電荷收集機理的分析表明，隨著電路中主動節(jié)點和被動節(jié)點間距的減小，節(jié)點間的電荷共享效應顯著增大。但機理分析只能進行定性描述，還需要通過仿真進行定量研究，以確定單粒子效應在時間和空間上的特性、機理及規(guī)律。

圖2 入射粒子影響范圍的對比Fig.2Comparison of influence ranges of incident particle

通過TCAD 3D混合仿真，研究了圖3所示結構中主動節(jié)點和被動節(jié)點間的電荷共享效應。圖4給出了不同節(jié)點間距下，被動節(jié)點收集的電荷占比隨LET的變化。

圖3 混合模式仿真結構Fig.3Mixed－mode simulation structure

圖4 晶體管電荷共享仿真結果Fig.4Simulation results of charge sharing between transistors

當間距為2um時，被動節(jié)點收集的電荷占比小于2%；當間距為0.7um時，被動節(jié)點可收集的電荷占比最高可達40%。因此，對于65nm電路，電荷共享效應非常嚴重，單個粒子很容易影響到多個節(jié)點。

1.3 單粒子瞬態(tài)

隨著器件特征尺寸的減小，器件工作頻率增加，SET平均脈寬與典型電路周期及典型單元延遲的比例大幅增大，SET效應更加嚴重。

圖5給出了SET脈沖寬度、典型電路周期及典型門延遲隨工藝變化的情況。圖5（a）表明，SET脈寬與典型電路時鐘周期的比值（scale）增大，將導致SET更容易被鎖存單元捕獲；圖5（b）表明，SET脈寬與典型單元延時的比值（scale）增大，使得SET在邏輯路徑上更容易無衰減傳播。SET可以發(fā)生在電路的任意節(jié)點，可傳播到輸出端，或?qū)е聲r序／存儲電路發(fā)生翻轉(zhuǎn)。更多的SET可在邏輯路徑上無衰減傳播，更容易被存儲單元捕獲，使得納米級集成電路的SET問題更加嚴重。

圖5 SET脈沖寬度、典型電路周期和典型門延遲隨器件工藝尺寸的變化情況Fig.5SET pulse width，typical clock cycle and typical gate delay vs.device size

SET在傳播過程中，可能會發(fā)生展寬［20］、猝熄［21］、衰減或掩蔽等現(xiàn)象［12］，對于先進工藝納米集成電路，這些現(xiàn)象的規(guī)律將會更加復雜。例如，隨著器件尺寸和間距的減小，必將導致電荷共享變得嚴重，而電路邏輯和SET間的耦合將使SET傳播規(guī)律更加復雜，可能通過同相節(jié)點間的電荷共享實現(xiàn)脈沖展寬，也可能通過異相節(jié)點間的電荷共享實現(xiàn)脈沖猝熄，還有可能通過不同路徑的脈沖疊加實現(xiàn)脈沖重匯聚。由于SET在納米電路中傳播的形變與掩蔽規(guī)律和機理變得極其復雜，需要借助仿真手段進行分析研究。

2 CMOS集成電路單粒子效應仿真研究

2.1 傳統(tǒng)DICE加固存儲單元加固失效仿真研究

雙向 互 鎖 存 儲 單 元 （dual interlocked storage cell，DICE）是一種針對存儲節(jié)點的加固方法，廣泛用于SRAM和觸發(fā)器等存儲結構的加固設計［22］。但隨著器件尺寸減小，單粒子臨界電荷減小，單粒子更容易使存儲單元翻轉(zhuǎn)，由于器件間距減小，單粒子電離的電荷更容易通過電荷共享影響多個節(jié)點。這使得傳統(tǒng)DICE加固單元加固性能降低甚至失效，不能取得預期的加固效果。本文通過仿真確定DICE加固單元敏感區(qū)域、分析其失效機理，并提出新的加固方法。

2.1.1 DICE加固存儲單元敏感區(qū)域定位

采用單元級單粒子仿真方法定位失效位置，通過半導體器件仿真，建立65nm DICE三維仿真模型，并在存儲單元面積范圍內(nèi)產(chǎn)生100個垂直入射的粒子入射點。

對目標存儲單元，分別使用 Cl，Ti，Ge，Bi 4種粒子進行入射，仿真研究了其引起的單粒子翻轉(zhuǎn)行為。這4種粒子的能量對應分別為160，175，210，385MeV，表面 LET 值對應分別為13.1，21.8，37.3，97.1MeV·cm2·mg－1。仿真結果表明，Cl，Ti，Ge，Bi 4種粒子各100個，可以引起 DICE存儲單元發(fā)生翻轉(zhuǎn)的個數(shù)對應分別為1，2，2，3。通過仿真得到此目標存儲單元的翻轉(zhuǎn)閾值較低，小于14MeV·cm2·mg－1，并 定 位 了 存 儲 單 元 的 敏 感區(qū)域。

圖6為數(shù)值仿真得到的Bi粒子入射引起翻轉(zhuǎn)的位置分布圖。其中，點的位置為粒子入射位置，黑色方塊代表該入射粒子引起翻轉(zhuǎn)，圓圈和白色方塊代表未引起翻轉(zhuǎn)。

圖6 TCAD仿真Bi粒子入射引起翻轉(zhuǎn)的位置分布圖Fig.6Upset location distribution caused by incident of Bi particle through TCAD simulation

2.1.2 DICE加固存儲單元失效機理

為進一步研究DICE存儲單元發(fā)生翻轉(zhuǎn)的輻射效應機理，對能量為385MeV的Bi粒子輻照下DICE存儲單元翻轉(zhuǎn)情況進行了深入研究。圖6中，100個能量為385MeV的Bi粒子引起3個翻轉(zhuǎn)的入射粒子位置分別為（0um，0um），（1.989um，0.047um），（2.193um，0.129um），選取入射位置為（0um，0um）的情況進行詳細分析。

圖7（a）為存儲單元結構。其中，目標單元DICE的存儲狀態(tài)為（A，B，C，D）＝（1，0，1，0），入射位置為（0um，0um）的Bi粒子，靠近NMOS管N3的漏區(qū)（存儲節(jié)點C）。此時，目標單元DICE的敏感器件對是N3－N1和N3－P2。

圖7（b）給出了入射位置為（0um，0um）的Bi粒子引起DICE發(fā)生翻轉(zhuǎn)時，4個存儲節(jié)點的電壓變化曲線。

圖7 DICE單元結構及入射位置為（0um，0um）的Bi粒子引起4個存儲節(jié)點的電壓變化曲線Fig.7Structure of a DICE cell and voltage curves caused by Bi particle incident on position（0um，0um）

由圖7可知，入射粒子的直接電離首先影響距離入射位置最近的晶體管N3的漏區(qū)，因此，0ps時，存儲節(jié)點C的電位由“1”翻轉(zhuǎn)向“0”。由存儲單元版圖可知，節(jié)點C翻轉(zhuǎn)到“0”，會開啟晶體管P4，電源VDD開始通過晶體管P4向節(jié)點D充電，因此，節(jié)點D的電位開始由“0”向“1”翻轉(zhuǎn)。節(jié)點C翻轉(zhuǎn)到“0”，會使晶體管N2關斷。節(jié)點D翻轉(zhuǎn)到“1”，會使晶體P1關斷。結合關斷的晶體管N1和P2，節(jié)點A和B處于浮置狀態(tài)，應該維持原來的數(shù)據(jù)。但是節(jié)點A在20ps開始由“1”翻轉(zhuǎn)向“0”，從而引起DICE單元的最終翻轉(zhuǎn)。因此，節(jié)點A是引起DICE單元翻轉(zhuǎn)的關鍵原因。結合敏感節(jié)點對和單元版圖，可知引起單元翻轉(zhuǎn)的敏感器件對是N3－N1。也就是N1晶體管引起了節(jié)點A的翻轉(zhuǎn)。

為了進一步找出敏感器件對N3－N1發(fā)生翻轉(zhuǎn)的內(nèi)部機理，對器件的三維物理模型進行截面切割，以此來觀測晶體管N3和N1漏區(qū)下入射離子引起電子的收集情況。

圖8給出了不同時刻下存儲單元模型內(nèi)部的電子分布。由圖8（a）可知，0ps時，即離子剛入射時，產(chǎn)生的電子首先擴散到晶體管N3的漏區(qū)，并發(fā)生電子收集，因此引起節(jié)點C的翻轉(zhuǎn)。此時，電子已經(jīng)開始向晶體管N1方向擴散，但還沒有擴散到晶體管N1的漏區(qū)。由圖8（b）可知，20ps時，產(chǎn)生的電子已經(jīng)擴散到晶體管N1的漏區(qū)，并在此處發(fā)生電子收集，因此引起節(jié)點A在20ps開始由“1”翻轉(zhuǎn)向“0”。可見，在（0um，0um）位置的入射離子產(chǎn)生的電子先后擴散到晶體管N3和N1的漏區(qū)，并都發(fā)生了電荷收集。因此，敏感器件對N3－N1之間發(fā)生的電荷共享效應是DICE單元發(fā)生翻轉(zhuǎn)的機理，即同型NMOS敏感器之間發(fā)生的電荷共享效應是造成DICE單元發(fā)生翻轉(zhuǎn)的原因。

圖8 不同時刻下存儲單元模型內(nèi)部的電子分布Fig.8Electron distributions of a SRAM cell at different time

2.1.3 雙DICE四交叉加固方法的仿真驗證

仿真發(fā)現(xiàn)DICE單元敏感器件對的電荷共享會導致DICE單元容易發(fā)生多節(jié)點翻轉(zhuǎn)（multi node upset，MNU），使得傳統(tǒng)DICE單元的加固性能降低。對此，提出了將敏感器件對分離的四交叉雙DICE加固結構，如圖9（a）所示。在不增加版圖面積的情況下，實現(xiàn)將敏感器件對的間距增加到原來的2.8倍，且功耗和性能開銷可以忽略。圖9（b）的仿真結果表明，在180nm工藝下，存儲單元的翻轉(zhuǎn)截面降低2個量級以上。

圖9 四交叉雙DICE單元結構及其加固性能Fig.9Sturcture of a dual DICE four－interleaving cell and its radiation hardness result

2.1.4 仿真結果的試驗驗證

對180nm四交叉雙DICE加固的存儲電路進行重離子輻照試驗和脈沖激光試驗，試驗結果和仿真結果的對比，如圖10所示。可見，對于180nm四交叉雙DICE加固存儲電路，單粒子仿真、重離子試驗和脈沖激光試驗得到每個器件的單粒子飽和截面對 應 分 別 為4.0×10－5， 4.41 × 10－5，5.49×10－5cm2；單粒子仿真和重離子試驗得到每個器件10%飽和截面下的LET閾值分別為35.1，33.8MeV·cm2·mg－1；脈沖激光試驗得到10%飽和截面下的脈沖激光能量翻轉(zhuǎn)閾值為26nJ。圖10中，3條曲線符合較好。單粒子仿真得到的存儲單元翻轉(zhuǎn)閾值與重離子試驗得到的翻轉(zhuǎn)閾值相差為3.9%，重離子試驗結果驗證了仿真結果的正確性。

圖10 單粒子仿真、重離子試驗和脈沖激光試驗得到的器件錯誤截面曲線對比Fig.10Comparison of error cross section curves obtained by single particle simulation，heavy ion experiment and pulsed laser experiment

2.2 65nm工藝存儲單元抗MNU加固方法的仿真

2.2.1 65nm工藝四交叉雙DICE加固方法的有效性降低

仿真和試驗結果證明在180nm工藝下，四交叉雙DICE加固方法能夠有效地抗MNU加固，但是當工藝尺寸減小到65nm時，四交叉雙DICE加固方法的有效性降低。圖11（a）中，180nm工藝敏感節(jié)點對的間距為2.87um，但在65nm工藝下僅為1.06um。對使用相同的設計加固方法的180nm和65nm四交叉雙DICE單元進行仿真，結果如圖11（b）所示。可見，180nm四交叉雙DICE單元的翻轉(zhuǎn)閾值高達37MeV·cm2·mg－1，而65nm四交叉雙DICE單元的翻轉(zhuǎn)閾值小于14MeV·cm2·mg－1，說明65nm工藝下加固單元加固性能明顯降低，因此需要針對其薄弱區(qū)域進一步加固。

圖11 180nm與65nm四交叉雙DICE單元及其加固性能的仿真對比Fig.11Simulation comparison of dual DICE fourinterleaving cells with 180nm and 65nm

2.2.2 EQDD加固結構

單粒子攻擊反偏晶體管到電荷收集產(chǎn)生SET的機理已經(jīng)研究成熟，但在納米工藝下，單粒子攻擊產(chǎn)生的電壓擾動會有一些新的特性。通過仿真反相器正偏晶體管和反偏晶體管分別受粒子攻擊產(chǎn)生的電壓擾動特性，發(fā)現(xiàn)了利用正偏晶體管和反偏晶體管間的電荷共享，可使瞬態(tài)脈沖減小，將這個現(xiàn)象稱為錯誤猝熄（error quenching）［17］，EQDD（errorquenching double－DICE）稱為錯誤猝熄雙DICE。

圖12給出了入射粒子對MOS晶體管SEE影響的仿真結果。

由圖12（a）和圖12（b）可知，粒子入射到“OFF”狀態(tài)PMOS漏區(qū)時，反相器的初始輸出為“0”，重離子入射到反偏的PMOS晶體管漏區(qū)，此存儲節(jié)點收集正電荷，反相器的輸出電壓會瞬態(tài)上升，引起較大的從“0”到“1”的“正向”瞬態(tài)脈沖；粒子入射到“OFF”狀態(tài)NMOS漏區(qū)時，反相器的初始輸出為“1”，重離子入射到反偏的NMOS晶體管漏區(qū)，此存儲節(jié)點收集負電荷，反相器的輸出電壓會瞬態(tài)下降，引起較大的從“1”到“0”的“負向”瞬態(tài)脈沖。

由圖12（c）和圖12（d）可知，粒子入射到“ON”狀態(tài)PMOS漏區(qū)時，反相器的初始輸出為“1”，重離子入射到正偏的PMOS晶體管漏區(qū)，輸出節(jié)點的邏輯狀態(tài)不會改變，此存儲節(jié)點收集正電荷，會驅(qū)動反相器輸出電壓高于電源電壓，即會引起小的從“1”到正“1”的“正向”瞬態(tài)脈沖；粒子入射到“ON”狀態(tài)NMOS漏區(qū)時，反相器的初始輸出為“0”，重離子入射到正偏的NMOS晶體管漏區(qū)，輸出節(jié)點的邏輯狀態(tài)不會改變，此存儲節(jié)點收集負電荷，會拉低反相器輸出電壓低于地電壓，即會引起較小的從“0”到負“0”的“負向”瞬態(tài)脈沖。

圖12 入射粒子對MOS晶體管SEE影響的仿真結果Fig.12Simulation of the influence of incident particles on SEE of MOS transistors

根據(jù)仿真得到單粒子引起的反偏和正偏MOS管瞬態(tài)電壓擾動特性，發(fā)現(xiàn)可以利用電荷共享來對其進行加固，入射粒子引起瞬態(tài)電壓擾動的仿真結果如圖13所示。入射粒子同時影響到“OFF”狀態(tài)PMOS漏區(qū)和“ON”狀態(tài)NMOS漏區(qū)時，由于在電路上此兩處漏區(qū)實際上是同一邏輯節(jié)點，因此，“OFF”狀態(tài)PMOS漏區(qū)上較大的從“0”到“1”的“正向”瞬態(tài)脈沖會被“ON”狀態(tài)NMOS漏區(qū)上較小的從“0”到小于“0”的“負向”瞬態(tài)脈沖抵消一部分。即高能粒子同時影響了NMOS晶體管漏區(qū)和PMOS晶體管漏區(qū)，NMOS晶體管漏區(qū)收集負電荷引起的負向電壓擾動會補償PMOS晶體管漏區(qū)收集正電荷引起的正向電壓擾動，從而減小了入射粒子引起的瞬態(tài)電壓脈沖。圖13表明到達兩個漏區(qū)相連的邏輯節(jié)點上的從“0”到“1”的正向電壓脈沖變小。

圖13 入射粒子引起瞬態(tài)電壓擾動的仿真結果Fig.13Simulation of transient voltage disturbance caused by incident particles

通過對反相器錯誤猝熄（EQ）的仿真，首次提出了利用EQ技術的雙DICE存儲單元版圖加固結構，如圖14所示。將同一邏輯節(jié)點的兩個漏區(qū)鄰近放置，當單粒子事件在NMOS漏區(qū)和PMOS漏區(qū)之間發(fā)生時，就可利用兩漏區(qū)上產(chǎn)生的電荷共享而引起的互斥脈沖，產(chǎn)生部分抵消作用，從而使單粒子引起的反偏區(qū)瞬態(tài)電壓擾動變小。EQDD加固結構總面積為5.582 5um2，四交叉雙DICE加固結構總面積為5.657 2um2，通過對比可知EQDD加固結構的面積更緊湊，且實現(xiàn)了將敏感節(jié)點對的間距增加到原來的2.2倍。

圖14 利用EQ的版圖加固結構EQDDFig.14Hardening structure EQDD with EQ layout

EQDD加固結構存儲元件的仿真結果，如圖15所示。圖15表明，在65nm工藝下，EQDD加固方法能夠有效降低雙DICE單元的單粒子多節(jié)點翻轉(zhuǎn)，與四交叉雙DICE加固單元相比，EQDD加固單元的單粒子翻轉(zhuǎn)截面降低2～3個量級［17］，仿真驗證了該加固結構的有效性。

圖15 EQDD加固結構存儲元件的仿真結果Fig.15Simulation results of EQDD memory components

2.3.2 65nm EQDD加固方法的試驗驗證

對采用EQDD加固的65nm存儲電路進行重離子輻照試驗，并將試驗得到的錯誤截面隨LET變化情況和仿真結果進行對比，如圖16所示。可見，單粒子仿真和重粒子試驗獲得的兩條曲線符合較好，試驗結果再次證明了仿真結果的正確性。

圖16 單粒子仿真結果與重離子試驗結果對比Fig.16Comparison of single particle simulation and heavy ion experiment results

3 結論

綜述了TCAD仿真技術在CMOS抗輻射加固集成電路單粒子輻射效應機理分析和抗輻射加固設計領域的研究進展。以CMOS存儲單元為例，介紹了仿真在定位傳統(tǒng)抗輻射加固集成電路抗單粒子效應薄弱環(huán)節(jié)、分析加固失效機理及指導加固設計方面的應用。根據(jù)仿真結果，首次提出了利用EQ加固SRAM的方法，并通過仿真和試驗驗證了該方法的有效性。對CMOS存儲單元的仿真研究表明：仿真作為研究單粒子輻射效應的重要手段，對抗輻射加固設計有重要指導作用，需要進一步加強對仿真技術的研究。

隨著集成電路全面進入納米時代，集成電路性能進一步提升，器件單粒子臨界電荷會進一步降低，導致集成電路的敏感區(qū)域和單粒子攻擊產(chǎn)生的電荷所影響的節(jié)點數(shù)進一步增多，集成電路單粒子效應更加嚴重。對于先進工藝納米集成電路，不再存在無需單粒子加固的部分，但全面加固會使得電路功耗開銷太大，需要結合仿真準確地尋找納米集成電路單粒子效應的薄弱環(huán)節(jié)，有針對性地進行加固。多節(jié)點電荷共享、電荷收集和電路邏輯間的耦合效應加強，會使得單粒子效應在時間、空間上發(fā)生變化，單粒子輻射效應將會變得更加復雜。需要通過仿真探究單粒子效應和電路邏輯的耦合機理，探索更適合的加固方法，用盡可能小的開銷滿足加固性能要求。而且對于先進工藝納米集成電路，新材料和新結構的使用將會引入新的輻射效應機理，需要通過仿真對其機理進行分析。因此，仿真在先進納米工藝下集成電路單粒子效應研究中的作用將越來越重要，利用仿真探究先進納米集成電路單粒子輻射效應機理，指導抗輻射加固設計是先進納米集成電路抗輻射加固的重要手段。