韓源源，程 旭，韓 軍，曾曉洋

(復(fù)旦大學(xué) 微電子學(xué)院，上海 201203)

輻射環(huán)境的高能粒子入射到互補(bǔ)金屬氧化物半導(dǎo)體(complementary metal-oxide-semiconductor，CMOS)工藝集成電路存儲(chǔ)區(qū)域時(shí)，會(huì)在器件的有源區(qū)產(chǎn)生大量自由電荷，這些自由電荷被存儲(chǔ)節(jié)點(diǎn)收集，使存儲(chǔ)單元原本的存儲(chǔ)狀態(tài)發(fā)生翻轉(zhuǎn)，產(chǎn)生軟錯(cuò)誤，稱為單粒子翻轉(zhuǎn)效應(yīng)(single event upset, SEU)[1-3]。靜態(tài)隨機(jī)存儲(chǔ)器(static random-access memory, SRAM)是一種常見的CMOS存儲(chǔ)器，它由2個(gè)耦合反相器和一對(duì)選通管組成。在片上系統(tǒng)(system on chip，SoC)中，SRAM往往占據(jù)整個(gè)芯片面積的50%以上。所以，降低SEU對(duì)SRAM的影響，可大幅提高輻射環(huán)境中電路的可靠性。

通過設(shè)計(jì)特殊結(jié)構(gòu)的存儲(chǔ)單元來(lái)提高SRAM對(duì)SEU的免疫能力是廣泛應(yīng)用的加固方案之一。例如Quatro-10T[4]和RSP-14T[5]單元利用冗余節(jié)點(diǎn)備份存儲(chǔ)信息，當(dāng)其中一個(gè)節(jié)點(diǎn)受SEU影響產(chǎn)生邏輯翻轉(zhuǎn)時(shí)，對(duì)應(yīng)的冗余節(jié)點(diǎn)不會(huì)產(chǎn)生翻轉(zhuǎn)，最終存儲(chǔ)單元的邏輯狀態(tài)能夠恢復(fù)。RHM-12T[6]和Stacked-12T[7]單元利用堆疊結(jié)構(gòu)構(gòu)造冗余節(jié)點(diǎn)，通過堆疊結(jié)構(gòu)能免疫特定邏輯翻轉(zhuǎn)的特性，提高單元抗SEU的能力。根據(jù)糾錯(cuò)碼(error correcting code, ECC)構(gòu)建糾錯(cuò)電路是提高SRAM抗SEU的另一種途徑，復(fù)雜的糾錯(cuò)碼可糾多位隨機(jī)錯(cuò)誤[8-9]，為降低周期開銷，一些簡(jiǎn)單的線性碼犧牲糾錯(cuò)性能，也可糾正相鄰2位錯(cuò)誤和特定的錯(cuò)誤[10-13]。

然而隨著器件特征尺寸的減小和集成度的提高，多個(gè)存儲(chǔ)單元會(huì)同時(shí)處于SEU的影響區(qū)域，同時(shí)電路工作電壓VDD的降低會(huì)導(dǎo)致敏感節(jié)點(diǎn)的臨界電荷值降低，進(jìn)而發(fā)生多節(jié)點(diǎn)翻轉(zhuǎn)(multiple node upset, MNU)和多比特翻轉(zhuǎn)(multiple bit upset, MBU)[14-16]。該情形下，傳統(tǒng)加固單元Quatro-10T，RSP-14T，RHM-12T，Stacked-12T冗余節(jié)點(diǎn)的臨界電荷也隨之降低，導(dǎo)致SEU的免疫力下降。同時(shí)，當(dāng)單元中多個(gè)節(jié)點(diǎn)同時(shí)發(fā)生翻轉(zhuǎn)，單元不能從翻轉(zhuǎn)中恢復(fù)。

本文提出一種P型堆疊Quatro-12T (P-stacked-quatro-12T， PSQ-12T) 存儲(chǔ)單元，在中國(guó)臺(tái)灣積體電路制造股份有限公司28 nm工藝的基礎(chǔ)上進(jìn)行電路性能仿真。PSQ-12T利用堆疊結(jié)構(gòu)提高了存儲(chǔ)單元單節(jié)點(diǎn)翻轉(zhuǎn)(single node upset, SNU)的臨界電荷，使存儲(chǔ)單元具備抗特定的MNU性能，同時(shí)單元具有更好的數(shù)據(jù)保持穩(wěn)定性和讀穩(wěn)定性。該存儲(chǔ)單元能在更嚴(yán)苛的輻射環(huán)境中降低SEU對(duì)電路的影響。

1 PSQ-12T SRAM加固存儲(chǔ)單元結(jié)構(gòu)

PSQ-12T存儲(chǔ)單元的結(jié)構(gòu)，如圖1所示。

由圖1可見，在28 nm工藝下，為提高堆疊結(jié)構(gòu)的抗SEU性能，存儲(chǔ)單元的MOS管全部為高閾值電壓管(high threshold voltage transistor, HVT)。M1和M3，M2和M4為2對(duì)堆疊上拉管；M5和M6為上拉管；M7，M8，M9，M10為下拉管；M11和M12為傳輸管。寫位線WBL和WBLB是新引入的位線，分別控制M4和M3。M1和M2交叉耦合，二者的漏極分別控制M5和M6的柵極。M9和M10交叉耦合，二者的漏極分別控制M7和M8的柵極。M11連接Q1與位線BL，M12連接Q2與位線BLB。

寫操作階段，先對(duì)位線BL/BLB預(yù)充電，使位線的電勢(shì)上升至VDD，寫位線WBL/WBLB在預(yù)充電階段電勢(shì)為0。完成預(yù)充電后，BL，WBL，BLB，WBLB接收到數(shù)據(jù)信息。例如，當(dāng)Q1寫入“0”，Q2寫入“1”時(shí)，BL被下拉至“0”，同時(shí)對(duì)WBLB充電，使電勢(shì)上升至VDD。位線和寫位線接收數(shù)據(jù)信息時(shí)，WL打開選通管M11和M12，此時(shí)M3處于關(guān)閉狀態(tài)，M4處于打開狀態(tài)，Q4的下拉路徑被切斷。當(dāng)BLB對(duì)Q2寫入“1”后，開啟M8，對(duì)Q3放電，拉低Q3節(jié)點(diǎn)的電勢(shì)，由于Q4下拉路徑被切斷，此時(shí)Q4的電勢(shì)將會(huì)迅速地上升至VDD，存儲(chǔ)單元完成寫操作。

讀操作階段，WBL/WBLB保持電勢(shì)“0”，使M3和M4保持開啟狀態(tài)，形成反饋回路。在讀操作初始階段，BL/BLB被預(yù)充電至VDD。預(yù)充電完成后，WL打開選通管M11和M12，進(jìn)行數(shù)據(jù)讀取。如，Q1保存“0”，Q2保存“1”時(shí)，BL將被下拉，BLB保持“1”，BL與BLB之間迅速形成電勢(shì)差，通過靈敏電壓放大器放大后讀出，存儲(chǔ)單元完成讀操作。

數(shù)據(jù)保存階段，WBL/WBLB電勢(shì)為0，BL/BLB電勢(shì)為VDD，堆疊的上拉管都處于開啟狀態(tài)，形成反饋回路，既能增大數(shù)據(jù)保持的噪聲容限，又能提高存儲(chǔ)單元抗SEU的能力。

2 PSQ-12T存儲(chǔ)單元抗SEU的原理分析

數(shù)據(jù)保存階段，WBL/WBLB保持電勢(shì)0，在此狀態(tài)下，假設(shè)存儲(chǔ)節(jié)點(diǎn)Q1和Q3存儲(chǔ)“1”，Q2和Q4存儲(chǔ)“0” ，如圖1所示。本文分別討論SNU和MNU的恢復(fù)機(jī)制。

2.1單節(jié)點(diǎn)翻轉(zhuǎn)

2.1.1 單一“0-1”翻轉(zhuǎn)

該情況下的敏感節(jié)點(diǎn)為Q2，Q4，S1。其中，S1和Q4的翻轉(zhuǎn)情況一致，因此，本文只分析Q4的翻轉(zhuǎn)。當(dāng)Q4受到SEU影響從“0”翻轉(zhuǎn)到“1”時(shí)，M2和M5被關(guān)閉，而Q1和Q3的存儲(chǔ)狀態(tài)不變，使M7處于開啟狀態(tài)，M6處于關(guān)閉狀態(tài)。當(dāng)SEU在Q4引起的脈沖電壓消失后，M7能對(duì)Q4放電，使Q4重新恢復(fù)到“0”的原始狀態(tài)。當(dāng)Q2受到SEU影響從“0”翻轉(zhuǎn)到“1”時(shí)，原本關(guān)閉的M8和M9將被開啟，分別對(duì)S2和Q1放電，Q1電勢(shì)立即被拉低，從而關(guān)閉M7；根據(jù)堆疊管分壓原理，Q3將保持在高電勢(shì)，使M1處于關(guān)閉狀態(tài)，最終Q4將保持原有的存儲(chǔ)狀態(tài)“0”。當(dāng)SEU在Q2引起的脈沖電壓消失后，M5將拉高Q1的電勢(shì)，關(guān)閉M10；M2拉高S1的電勢(shì)，關(guān)閉M6，使Q2重新恢復(fù)到“0”的原始狀態(tài)“0”。最終存儲(chǔ)單元可從“0-1”翻轉(zhuǎn)中恢復(fù)到原有的存儲(chǔ)狀態(tài)。

2.1.2 單一“1-0”翻轉(zhuǎn)

由于存儲(chǔ)單元存在P型堆疊管，此時(shí)敏感節(jié)點(diǎn)為Q1和S2。當(dāng)Q1受SEU影響從“1”翻轉(zhuǎn)到“0”時(shí)，M7和M10關(guān)閉，Q2和Q4將保持原有存儲(chǔ)狀態(tài)。當(dāng)SEU在節(jié)點(diǎn)Q1處引起的脈沖電壓消失后，存儲(chǔ)單元將恢復(fù)原有存儲(chǔ)狀態(tài)。當(dāng)S2受SEU影響從“1”翻轉(zhuǎn)到“0”時(shí)，根據(jù)堆疊管的分壓原理，Q3處于高電勢(shì)，使M2保持關(guān)閉狀態(tài)，對(duì)其他節(jié)點(diǎn)不產(chǎn)生影響。當(dāng)SEU在節(jié)點(diǎn)S2處引起的脈沖電壓消失后，存儲(chǔ)單元將恢復(fù)原有存儲(chǔ)狀態(tài)。

堆疊管分壓原理為：當(dāng)在Q2和Q4存儲(chǔ)“0”， Q1和Q3存儲(chǔ)“1”時(shí)，如果S2的電勢(shì)被拉低至0，則堆疊管M2處于線性工作區(qū)域，M4處于飽和工作區(qū)域，M2，M4的電流可分別表示為[17]

(1)

(2)

其中：K為MOS管的工藝參數(shù)；W為MOS管的寬度；L為MOS溝道長(zhǎng)度；Vgs為柵源之間的電壓；Vds為源漏之間的電壓；Vth為閾值電壓。

由式(1)和(2)可得Q3的電壓為

(3)

其中：WM2為M2的溝道寬度；WM4為M4的溝道寬度。

由式(3)可知，VQ3為Vth的單調(diào)遞增函數(shù)，堆疊PMOS管的Vth越大，SEU引起S2產(chǎn)生“1-0”翻轉(zhuǎn)時(shí)，存儲(chǔ)節(jié)點(diǎn)Q3所處的電勢(shì)越高，VQ3是WM4/WM2的單調(diào)遞減函數(shù)，堆疊管中的上堆疊管尺寸越大，下堆疊管尺寸越小，則SEU引起S2產(chǎn)生“1-0”翻轉(zhuǎn)時(shí)，存儲(chǔ)節(jié)點(diǎn)Q3所處的電勢(shì)越高，堆疊管M1的Vgs越小。當(dāng)堆疊管M1的Vgs小于M1的Vth時(shí)，M1不會(huì)開啟，存儲(chǔ)單元的狀態(tài)不受影響。綜上所述，P型堆疊管的Vth越大，或WM4/WM2越小，存儲(chǔ)單元抗SEU的能力越強(qiáng)。

2.2 多節(jié)點(diǎn)翻轉(zhuǎn)

2.2.1 處于不同勢(shì)阱的Q4和S2同時(shí)發(fā)生翻轉(zhuǎn)

Q4從“0”翻轉(zhuǎn)到“1”時(shí)，將關(guān)閉M2和M5，不會(huì)影響其他存儲(chǔ)節(jié)點(diǎn)的電勢(shì)。S2從“1”翻轉(zhuǎn)到“0”時(shí)，根據(jù)堆疊分壓原理，Q3的電勢(shì)不會(huì)低于PMOS堆疊管的Vth，由于M10處于開啟狀態(tài)，即使M6被打開，M6的上拉驅(qū)動(dòng)仍不會(huì)強(qiáng)于下拉驅(qū)動(dòng)，Q2處于低電勢(shì)。最終，存儲(chǔ)單元能恢復(fù)到原有的存儲(chǔ)狀態(tài)。

2.2.2 處于同一勢(shì)阱的Q1和S2同時(shí)發(fā)生翻轉(zhuǎn)

當(dāng)Q1和S2同時(shí)從“0”翻轉(zhuǎn)到“1”時(shí)，將會(huì)關(guān)閉M7和M10，Q4的存儲(chǔ)信息受影響。而S2的電勢(shì)被拉低時(shí)，堆疊管M2和M4都處于開啟狀態(tài)，Q3處于高電勢(shì)，最終存儲(chǔ)單元會(huì)從“0-1”翻轉(zhuǎn)中恢復(fù)到原有的存儲(chǔ)狀態(tài)。

3 PSQ-12T存儲(chǔ)單元的性能分析與對(duì)比

PSQ-12T存儲(chǔ)單元的時(shí)序控制原理如圖2所示。與常規(guī)SRAM的區(qū)別是寫操作增加了寫位線WBL和WBLB。在寫周期的初始階段，首先對(duì)BL和BLB進(jìn)行預(yù)充電，使電勢(shì)上升至VDD。完成預(yù)充電后，WL上升至VDD，打開存儲(chǔ)單元的選通管進(jìn)行寫操作，同時(shí)WBL和WBLB也控制存儲(chǔ)單元的下拉堆疊管，輔助寫操作。PSQ-12T存儲(chǔ)單元的讀操作與傳統(tǒng)SRAM一致。在讀操作階段，可不采用放大使能信號(hào)，而采用共享層次放大電路，則時(shí)序控制原理如圖2所示。WEN和REN分別為寫使能信號(hào)和讀使能信號(hào)。如只采用全局位線策略，則可增加放大使能信號(hào)，配合靈敏放大器來(lái)加快數(shù)據(jù)讀出。

將PSQ-12T存儲(chǔ)單元的性能與標(biāo)準(zhǔn)單元6T(STD-6T)，Quatro-10T[4]，RHM-12T[6]，RSP-14T[5]進(jìn)行對(duì)比。圖3為28 nm工藝下，PSQ-12T的版圖信息和面積對(duì)比。其中：OD為有源區(qū)；PO為柵；CO為金屬接觸；M1為第一層金屬。黑色實(shí)線框中為PMOS，黑色虛線框中為NMOS。PMOS的寬度為100 nm，NMOS的寬度為200 nm。試驗(yàn)中選擇的都是HVT的MOS管。HVT的PMOS管可降低上拉驅(qū)動(dòng)能力和提高存儲(chǔ)單元的抗SEU的能力；HVT的NMOS管可降低下拉驅(qū)動(dòng)能力和提高存儲(chǔ)單元的讀寫穩(wěn)定性。

由圖3(b)可見，PSQ-12T存儲(chǔ)單元的面積為0.95 μm2，與RHM-12T相同，是STD-6T的2.61倍，Quatro-10T的1.11倍，RSP-14T的0.762倍。面積消耗與其他12T結(jié)構(gòu)存儲(chǔ)單元接近，略大于10T結(jié)構(gòu)的存儲(chǔ)單元。

PSQ-12T存儲(chǔ)單元的下堆疊管M3和M4由寫輔助信號(hào)WBL和WBLB控制。圖4為PSQ-12T存儲(chǔ)單元寫操作時(shí)有無(wú)寫輔助的波形對(duì)比。其中，Q和QB為下堆疊管M3和M4由寫輔助信號(hào)WBL和WBLB控制的波形；QN和QBN為下堆疊管M3和M4由GND控制的波形。由圖4可見，PSQ-12T存儲(chǔ)單元有寫輔助信號(hào)時(shí)，寫入持續(xù)時(shí)間由3.4 ns縮短到1.7 ns，縮短了50%。

PSQ-12T的寫入延時(shí)增加是因堆疊管降低了存儲(chǔ)單元對(duì)中間節(jié)點(diǎn)Q3和Q4的下拉驅(qū)動(dòng)，所以可增大NMOS的尺寸來(lái)增加存儲(chǔ)單元的寫入速度。選擇正常閾值的NMOS構(gòu)建下拉網(wǎng)絡(luò)可大幅度提升寫速度，但也大幅降低了SRAM存儲(chǔ)單元的保持靜態(tài)噪聲容限(hold static noise margin，HSNM)。表1為PSQ-12T存儲(chǔ)單元不同尺寸NMOS管的歸一化單元面積、寫入持續(xù)時(shí)間和HSNM的信息。由表1可知，當(dāng)下拉網(wǎng)絡(luò)管和選通管尺寸從200 nm增大到600 nm時(shí)，歸一化單元面積增加了32%；寫入持續(xù)時(shí)間從1.7 ns縮短到1.15 ns，縮短了32.4%；VHSNM從370 mV增大到415 mV，增加了12%。因此，為進(jìn)一步縮短PSQ-12T存儲(chǔ)單元的寫入時(shí)間，可通過增加下拉網(wǎng)絡(luò)管和選通管的尺寸來(lái)實(shí)現(xiàn)，但這一做法也增加了單元面積。

表1 PSQ-12T存儲(chǔ)單元的N-MOS管尺寸與性能關(guān)系Tab.1 Relationship between N-MOS tube size and performance of PSQ-12T memory cell

本文利用蒙特卡羅方法，仿真溫度設(shè)置為27 ℃，得到PSQ-12T存儲(chǔ)單元數(shù)據(jù)的讀(RSNM)、寫(WSNM)和保持階段的靜態(tài)噪聲容限，并與其他單元進(jìn)行對(duì)比，如圖5所示。

表2、表3和表4分別為PSQ-12T存儲(chǔ)單元HSNM，RSNM，WSNM的仿真的結(jié)果，給出了不同單元噪聲容限的平均值μ,標(biāo)準(zhǔn)偏差σ和離散系數(shù)σ/μ。

表2 HSNM 的蒙特卡羅仿真結(jié)果Tab.2 The Monte Carlo simulation result of HSNM

表3 RSNM 的蒙特卡羅仿真結(jié)果Tab.3 The Monte Carlo simulation result of RSNM

表4 WSNM 的蒙特卡羅仿真結(jié)果Tab.4 The Monte Carlo simulation result of WSNM

由圖5(a)可見， PSQ-12T存儲(chǔ)單元的HSNM為0.372 V，分別是STD-6T的1.16倍、Quatro-10T的2.06倍、RHM-12T的2.18倍和RSP-14T的1.2倍。PSQ-12T存儲(chǔ)單元的HSNM比其他單元大的原因是PSQ-12T堆疊結(jié)構(gòu)阻隔了下拉NMOS管，削弱了下拉網(wǎng)絡(luò)的驅(qū)動(dòng)能力，而堆疊管的上堆疊是交叉耦合的連接方式，進(jìn)一步加強(qiáng)了上拉鎖存能力，最終上拉驅(qū)動(dòng)和下拉驅(qū)動(dòng)達(dá)到平衡狀態(tài)。而其他單元設(shè)計(jì)時(shí)，上拉驅(qū)動(dòng)遠(yuǎn)小于下拉驅(qū)動(dòng)，導(dǎo)致單元的HSNM下降。σ/u越小說(shuō)明抗工藝偏差的能力越強(qiáng)，由圖5(b)和表2可見， PSQ-12T存儲(chǔ)單元的σ/u為10.1%，大于標(biāo)準(zhǔn)單元和RSP-14T，與其他單元接近。這表明PSQ-12T存儲(chǔ)單元的HSNM抗工藝偏差能力小于標(biāo)準(zhǔn)單元，但對(duì)單元的穩(wěn)定性并沒有過大影響。

由圖5(c)可見，PSQ-12T存儲(chǔ)單元的RSNM為0.22 V，分別是STD-6T的1.36倍、Quatro-10T的1.44倍、RHM-12T的10.85倍和RSP-14T的1.66倍。PSQ-12T存儲(chǔ)單元的RSNM大于其他單元也是由上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò)的驅(qū)動(dòng)能力接近，且上拉堆疊交叉耦合的方式增強(qiáng)了鎖存能力導(dǎo)致的。由圖5(d)和表3可見，PSQ-12T存儲(chǔ)單元的σ/μ為10.16%，由于RHM-12T的σ/μ太小，沒有列在表3中，其他單元的該項(xiàng)指標(biāo)在9.31%～12.15%之間。由此可見，這些單元RSNM的抗工藝偏差能力相近。

由圖5(e)可見，PSQ-12T存儲(chǔ)單元的WSNM為0.61 V，分別是STD-6T的1.79倍、Quatro-10T的0.89倍、RHM-12T的1.52倍和RSP-14T的1.56倍。PSQ-12T存儲(chǔ)單元的WSNM僅小于Quatro-10T。PSQ-12T存儲(chǔ)單元WSNM增加的原因是單元引入了寫輔助電路，通過WBL和WBLB切斷了下拉反饋，增強(qiáng)了上拉驅(qū)動(dòng)。由表4可知， PSQ-12T的σ/μ為4.27%，與STD-6T非常接近，這表明PSQ-12T存儲(chǔ)單元結(jié)構(gòu)的WSNM抗工藝偏差能力與STD-6T相當(dāng)。

圖6 為PSQ-12T存儲(chǔ)單元與其他單元的功耗對(duì)比。由圖6(a)可見，PSQ-12T存儲(chǔ)單元工作在標(biāo)壓下的靜態(tài)功耗為1.07 nW，分別是STD-6T，Quatro-10T，RHM-12T，RSP-14T的18.3%，13.2%，18.8%，17.7%。PSQ-12T靜態(tài)功耗較低有2方面原因：(1)PSQ-12T存儲(chǔ)單元采用了堆疊結(jié)構(gòu)，降低了串聯(lián)電流；(2)HVT的MOS管的漏電流小于正常閾值電壓MOS管的漏電流。當(dāng)位線負(fù)載為50 fC，工作頻率為500 MHz時(shí)，PSQ-12T存儲(chǔ)單元的動(dòng)態(tài)功耗如圖6(b)所示。由圖6(b)可見，PSQ-12T存儲(chǔ)單元的動(dòng)態(tài)功耗為21.6 μW，分別是STD-6T，Quatro-10T，RHM-12T，RSP-14T的96.3%，63%，79.5%，93%。動(dòng)態(tài)功耗較低有2方面原因：(1)采用HVT的MOS管；(2)PSQ-12T存儲(chǔ)單元在寫過程中切斷了部分反饋回路，降低了耦合電流持續(xù)時(shí)間，且減少了耦合電流的來(lái)源。

臨界電荷是衡量SRAM單元的抗SEU能力的指標(biāo)。臨界電荷可通過仿真獲得，具體方式為對(duì)敏感節(jié)點(diǎn)進(jìn)行電流注入，注入的電流模型為雙指數(shù)電流模型[18]。漏極注入的電流I(t)可表示為

(4)

其中：Qtotal為受單粒子效應(yīng)影響時(shí)，器件收集的自由電荷量；t為時(shí)間；τf為電流下降指數(shù)函數(shù)的參數(shù)，設(shè)置為220 ps；τr為電流上升指數(shù)函數(shù)的參數(shù)，設(shè)置為20 ps。不引起單元存儲(chǔ)狀態(tài)變化的最大電荷Qtotal就是臨界電荷Qc。為方便比較，在計(jì)算時(shí)共享臨界電荷，2個(gè)敏感節(jié)點(diǎn)注入相同大小的電流，即2個(gè)敏感節(jié)點(diǎn)的Qtotal相等且同時(shí)改變，該情況下不引起單元翻轉(zhuǎn)的最大電荷Qtotal為共享臨界電荷Qs。

對(duì)于SNU， PSQ-12T存儲(chǔ)單元具備Quatro-10T結(jié)構(gòu)部分節(jié)點(diǎn)對(duì)SEU免疫的功能，同時(shí)，敏感節(jié)點(diǎn)產(chǎn)生“1-0”翻轉(zhuǎn)的臨界電荷大于500 fC，如表5所列，與RSP-14T一樣，能降低“1-0”的翻轉(zhuǎn)概率。

表5 不同單元發(fā)生SNU時(shí)的臨界電荷Tab.5 Critical charge of different cells at SNU

對(duì)于MNU，有發(fā)生在相同和不同勢(shì)阱內(nèi)2種情況，如表6所列。(1) 相同勢(shì)阱內(nèi)發(fā)生MNU。PSQ-12T的敏感節(jié)點(diǎn)Q1，S2發(fā)生“1-0”翻轉(zhuǎn)，Qs大于500 fC，這說(shuō)明該結(jié)構(gòu)能降低同一勢(shì)阱里多節(jié)點(diǎn)發(fā)生“1-0”翻轉(zhuǎn)的概率。而其他單元受類似翻轉(zhuǎn)影響時(shí)，單元的臨界電荷都小于500 fC。(2) 不同勢(shì)阱內(nèi)發(fā)生MNU。PSQ-12T存儲(chǔ)單元有2種翻轉(zhuǎn)組合：如S2點(diǎn)產(chǎn)生“1-0”翻轉(zhuǎn)，同時(shí)Q4點(diǎn)產(chǎn)生“0-1”翻轉(zhuǎn)；Q1點(diǎn)產(chǎn)生“1-0”翻轉(zhuǎn)，同時(shí)Q2點(diǎn)產(chǎn)生“0-1”翻轉(zhuǎn)。由于大部分加固結(jié)構(gòu)不能從寫入點(diǎn)Q1，Q2的多節(jié)點(diǎn)翻轉(zhuǎn)組合中恢復(fù)，本文只對(duì)比前一種翻轉(zhuǎn)組合的Qs。PSQ-12T結(jié)構(gòu)單元中，S2點(diǎn)產(chǎn)生“1-0”翻轉(zhuǎn)，Q4點(diǎn)產(chǎn)生“0-1”翻轉(zhuǎn)時(shí)，單元的Qs大于500 fC，大于除RHM-12T外其他單元結(jié)構(gòu)的Qs，所以，PSQ-12T抗不同勢(shì)阱中MNU的能力也大于除RHM-12T外的其他單元。

表6 不同單元的共享臨界電荷Tab.6 Sharing critical charge of MNU in different cells

對(duì)PSQ-12T存儲(chǔ)單元的敏感節(jié)點(diǎn)Q1，Q3，Q4，S2進(jìn)行電流注入仿真，如圖7所示。由圖7可見，Q1，Q3，S2分別存儲(chǔ)“1”，在時(shí)間t為10，20，30，40 ns時(shí)分別對(duì)Q4，Q3，Q1，S2進(jìn)行單節(jié)點(diǎn)的電流注入，Q4，Q3，Q1，S2分別產(chǎn)生了“0-1”，“0-1”，“1-0”，“1-0”的單節(jié)點(diǎn)翻轉(zhuǎn)，最終存儲(chǔ)單元能恢復(fù)到初始存儲(chǔ)狀態(tài)。當(dāng)t為50 ns時(shí)，對(duì)S2和Q3同時(shí)進(jìn)行電流注入，最終存儲(chǔ)單元也能恢復(fù)到初始存儲(chǔ)狀態(tài)。

4 結(jié)論

本文設(shè)計(jì)了一種抗單粒子效應(yīng)SRAM的12T存儲(chǔ)單元PSQ-12T。該單元的面積消耗與傳統(tǒng)12T單元相同，具備抗特定SNU和MNU的性能，數(shù)據(jù)保持穩(wěn)定性和讀穩(wěn)定性都優(yōu)于傳統(tǒng)加固單元。PSQ-12T存儲(chǔ)單元采用高閾值MOS管，使靜態(tài)功耗和動(dòng)態(tài)功耗都小于其他單元。與其他單元一樣，PSQ-12T無(wú)法完全免疫一些特殊組合的MNU，但發(fā)生翻轉(zhuǎn)時(shí)的臨界電荷都大于500 fC。