（集美大學(xué) 信息工程學(xué)院，福建 廈門 361021)

近年來，隨著平板顯示器和便攜式設(shè)備的日益普及，平板顯示器驅(qū)動芯片和電源管理芯片的高壓集成電路日益受到關(guān)注。由于高壓雙擴散漏端器件具有制作簡單，容易與傳統(tǒng)工藝兼容，成本較低等優(yōu)點，因此常用來控制芯片中的高壓信號。RESURF降低表面電場技術(shù)是設(shè)計橫向功率器件的關(guān)鍵技術(shù)之一。本文在研究了各種最新應(yīng)用于DDDMOS提高源漏擊穿電壓的結(jié)構(gòu)參數(shù)和設(shè)計理論后，實現(xiàn)了在標(biāo)準(zhǔn) P型襯底和漂移區(qū)長度為2 μm的情況下，在不改變器件的工藝兼容性如襯底濃度，源漏摻雜濃度和源漏擴散時間等情況下，實現(xiàn)柵極尺寸減小以縮小DDDMOS的器件面積，擊穿電壓增加，最終實現(xiàn)了DDDMOS的優(yōu)化。

1 高壓DDDMOS工作原理

本文中的高壓MOSFET采用雙擴散漏端結(jié)構(gòu)(DDD)，這種結(jié)構(gòu)的最大特點就是在重摻雜的漏端外圍包圍著一層輕摻雜結(jié)構(gòu)，即n-區(qū)，以此增加該MOS管的耐高壓能力。這種與傳統(tǒng)的MOS管明顯存在差異的高壓MOS管，先是經(jīng)過第一次擴散形成n-區(qū)域，再進行第二次擴散，形成n+區(qū)域，這樣形成的特殊輕摻雜結(jié)構(gòu)，在原有傳統(tǒng)的n+區(qū)域外，也就是高摻雜源漏區(qū)外，形成了一個深擴散結(jié)，這個深擴散結(jié)較之高摻雜源漏區(qū)，濃度較小，結(jié)深較深,結(jié)構(gòu)示意圖見圖1。由于這個輕摻雜的關(guān)系，使得PN結(jié)的曲率半徑變大，而曲率半徑的變化也影響著擊穿電壓的變化，一般情況下，曲率半徑越大，擊穿電壓也越大。同時，原本在源漏的近似突變結(jié)在高壓情況下也變?yōu)榱松顢U散結(jié)，通過一個跨度，雜質(zhì)濃度梯度變小，使得源漏區(qū)之間的電阻變大，使得MOS管的耐壓能力進一步增強。

圖1 DDDMOSFET結(jié)構(gòu)示意圖

2 DDDMOSFET的優(yōu)化

2.1 DDDMOS在TCAD中的工藝仿真

在TCAD中，要對DDDMOS進行工藝仿真，以下幾個步驟即DDDMOS的Athena工藝仿真流程。

建立仿真網(wǎng)格，如下圖2所示，將臨近DDDMOS器件表面的網(wǎng)格設(shè)置得比較密集，而襯底下方的網(wǎng)格設(shè)置得比較疏松，這樣對于表面一些物理量，可以抽取到更為準(zhǔn)確的數(shù)據(jù)。網(wǎng)格設(shè)置的一般語法為：line x（或者y）loc=設(shè)定值 spac=設(shè)定值。

圖2 DDDMOS網(wǎng)格設(shè)置示例圖

仿真初始化，工藝仿真中的初始化可以定義襯底，也可以初始化仿真。

工藝步驟，本文比較常用的為Deposition，Diffusion，Etch，Implantation這幾個工藝。

抽取特性，deckbuild有內(nèi)建的抽取功能。

結(jié)構(gòu)操作，主要用structure語句進行命令，可以保存和導(dǎo)入結(jié)構(gòu)。

Tonyplot顯示，tonyplot可視化工具用來顯示當(dāng)前的結(jié)構(gòu)或是已經(jīng)保存的結(jié)構(gòu)文件的結(jié)構(gòu)或摻雜等信息，如圖3中就是本文工藝仿真得到的結(jié)構(gòu)。

圖3 DDDMOS工藝仿真結(jié)構(gòu)圖

在本文中，當(dāng)DDDMOS器件的gate尺寸為3 μm，P襯底電阻率為10，晶向為<100>，閾值電壓調(diào)整離子濃度為2e12cm-3,注入劑量為60 keV,漂移區(qū)離子濃度為5e15cm-3，能量為80 keV,以溫度為1100℃的條件推進60 min，n+離子濃度為8e15cm-3，能量為80 keV,以溫度為1100℃的條件推進60分鐘，從圖4的結(jié)構(gòu)圖看以看出，此時的DDDMOS并沒有場極板結(jié)構(gòu)，通過TCAD軟件測量出來DDDMOS此時的擊穿電壓為20.5 V，對于一個工作電壓為20 V的高壓DDDMOS，為保證器件工作的安全性和穩(wěn)定，一般情況下?lián)舸╇妷憾夹枰泄ぷ麟妷?0%的電壓余量，即擊穿電壓=（1+10%）工作電壓，通過這個簡單的式子可以得出此時的擊穿電壓至少為22 V才可避免該器件過早擊穿，從圖5中明顯看出，當(dāng)漏源極電壓VDS超過20.5 V，漏源極電流ID將迅速上升，使ID迅速上升的漏源電壓稱為漏源擊穿電壓，此時器件的擊穿電壓為20.5 V，不能滿足設(shè)計要求，需要對該器件進行適當(dāng)?shù)膬?yōu)化以提高其擊穿電壓。

圖4 DDDMOS工藝仿真無場板結(jié)構(gòu)圖

圖5 DDDMOS無場板擊穿電壓仿真圖

為了降低該器件的表面電場，本文模擬出圖3中所示的DDDMOS器件結(jié)構(gòu)，與圖4比較發(fā)現(xiàn)，此時的DDDMOS多出了場板結(jié)構(gòu)，在器件其他條件都一樣的情況下，再一次進行擊穿電壓的測量，雖然此時的擊穿電壓有提高，由原來的20.5 V提高到21.7 V，如圖6所示，但是因為其他因素的影響導(dǎo)致pn結(jié)處的表面電場依然很高，場板結(jié)構(gòu)在此時并沒有使擊穿電壓大大提高，依然不滿足本文的設(shè)計要求，因此需要對影響擊穿電壓的主要參數(shù)進行進一步的優(yōu)化。

圖6 DDDMOS有場板時擊穿電壓仿真圖

2.2 各參數(shù)的仿真以及分析

2.2.1 gate尺寸的優(yōu)化及仿真

若要保持DDDMOS的結(jié)構(gòu)不變，而要減小整個DDDMOS器件的面積，可以通過減小gate尺寸或者是漂移區(qū)的長度來減小器件的整體面積[1]，在本文中，主要研究的部分在n+范圍以內(nèi)，而漂移區(qū)的長度比較不好控制精確的量，因此通過減小gate的尺寸來減小器件的整體面積。

其中n-區(qū)域的注入條件P/5e15cm-3/80 kev，擊穿電壓隨著gate尺寸變化的仿真結(jié)果如圖7所示。從圖中可以看出，在柵極尺寸為原始值3 μm時，DDDMOS的擊穿電壓為21.7 V，隨著柵極尺寸在一定范圍內(nèi)的減小，擊穿電壓保持在一個不變的范圍內(nèi)，當(dāng)柵極尺寸縮小到1.4 μm以下時，擊穿電壓開始緩慢的變小。當(dāng)柵極尺寸小于1.4 μm時，擊穿電壓會不斷地減小，當(dāng)柵極尺寸超過1.4 μm時，雖然擊穿電壓并沒有變大，但是DDDMOS器件的面積卻變小了，因此可以考慮當(dāng)柵極尺寸為1.4 μm時，器件的尺寸可達到最佳值。

圖7 擊穿電壓與柵極尺寸關(guān)系圖

20 V HV DDDMOS在應(yīng)用中，其柵氧上的開啟電壓需要達到1.2 V左右，在圖8中，開啟電壓達到了1.2 V，基本上達到了設(shè)計要求。

2.2.2 結(jié)深的優(yōu)化及仿真

結(jié)深一般定義為從硅中表面到擴散層濃度等于襯底濃度處之間的距離,一般以微米為單位計量。在工藝仿真中，結(jié)深與離子注入劑量和能量，以及退火的溫度和時間有關(guān)[2]，本節(jié)通過調(diào)節(jié)退火的時間來控制結(jié)深，從而達到驗證的目的。

通過軟件仿真得到如圖9的結(jié)果，可以看出，當(dāng)漂移區(qū)的結(jié)深值越大時，擊穿電壓的值反而越小，當(dāng)結(jié)深為2.6 μm時，擊穿電壓為20.1 V，不僅擊穿電壓比較低，同時通過仿真結(jié)果圖10發(fā)現(xiàn)DDDMOS器件存在源漏穿通的現(xiàn)象，所謂的源漏穿通就是當(dāng)VDS增加某一數(shù)值時，雖然漏區(qū)與襯底間尚未發(fā)生雪崩擊穿，但漏PN結(jié)的耗盡區(qū)卻已經(jīng)擴展到與源區(qū)相連接了，發(fā)生漏源穿通后，如果VDS繼續(xù)增加，源PN結(jié)上會出現(xiàn)正偏，使電子從源區(qū)注入溝道，這些電子將被耗盡層區(qū)內(nèi)的強電場掃入漏區(qū)，從而產(chǎn)生較大的漏極電流；當(dāng)結(jié)深值為2 μm時，仿真結(jié)果顯示DDDMOS同樣存在源漏穿通的現(xiàn)象，因此理論上，當(dāng)結(jié)深為2.1 μm時，可達到最佳優(yōu)化值。

圖9 擊穿電壓與結(jié)深關(guān)系圖

圖10 高壓DDDMOS源漏穿通仿真圖

2.2.3 漂移區(qū)濃度的優(yōu)化及仿真

根據(jù) RESURF原理，器件的漂移區(qū)濃度必須滿足一定的條件，當(dāng)外加電壓達到擊穿電壓時，漂移區(qū)全部耗盡，由整個漂移區(qū)承受外加電壓，這樣才能得到高的耐壓。如果漂移區(qū)的濃度過低，當(dāng)漏端電壓增大時，漂移區(qū)過早耗盡，漏端的電力線集中，器件提早在漏端擊穿。如果漂移區(qū)的濃度過高，其難以耗盡，電力線在 Psub/N-結(jié)處集中，器件也會過早擊穿。當(dāng)漂移區(qū)濃度達到優(yōu)化值時，源端和漏端的電場分布較為均勻，器件的反向耐壓達到最大[3-5]。

在圖11中，當(dāng)漂移區(qū)的濃度超出5e15cm-3的范圍值時，DDDMOS器件由于漂移區(qū)濃度較高難以耗盡[6]，導(dǎo)致其擊穿電壓也比較低，不滿足設(shè)計要求，不作為優(yōu)化的考慮范圍。當(dāng)漂移區(qū)的濃度為1e15cm-3時，仿真得到的擊穿電壓為33.4 V，完全滿足了擊穿電壓至少為22 V時的設(shè)計要求，但是和圖10仿真結(jié)果圖一樣，此時的源漏兩端發(fā)生了穿通擊穿，雖然擊穿電壓滿足設(shè)計要求，依然不作為優(yōu)化的考慮范圍。

2.2.4 最終優(yōu)化結(jié)果及分析

我們將對DDDMOS進行最終的優(yōu)化，理論上采用每個小節(jié)的最佳理論值，這樣的優(yōu)化結(jié)果應(yīng)當(dāng)是最符合條件的，但是經(jīng)過仿真發(fā)現(xiàn)，這種情況下的I/V曲線出現(xiàn)不正常的情況，而后這樣的優(yōu)化不僅不能得到理想中的結(jié)果，漏極電流仿真結(jié)果還出現(xiàn)了下圖12中的異常現(xiàn)象。通過器件仿真發(fā)現(xiàn)，此時的結(jié)深邊界在場氧區(qū)的中間位置，為保證閾值電壓的準(zhǔn)確性和實驗的嚴謹性，一般將結(jié)深邊界靠近在柵極處。

圖11 擊穿電壓與漂移區(qū)濃度關(guān)系圖

圖12 漏極電流仿真結(jié)果圖

因此，再通過優(yōu)化，得到了gate尺寸為2 μm，P襯底電阻率為10，晶向為<100>，閾值電壓調(diào)整離子濃度為2e12cm-3,注入劑量為60 keV,漂移區(qū)離子濃度為3e15cm-3，能量為80 keV,以溫度為1100℃的條件推進50 min，n+離子濃度為8e15cm-3，能量為80 keV,以溫度為1100℃的條件推進60 min，通過仿真得到了最終優(yōu)化值，此時的擊穿電壓為26.3 V，閾值電壓和結(jié)構(gòu)上也滿足設(shè)計要求。其中，高壓DDDMOS最終的優(yōu)化及其各參數(shù)的仿真如圖13中所示。

圖13 最終優(yōu)化參數(shù)圖

4 結(jié)論

經(jīng)過設(shè)計和分步的優(yōu)化，柵極尺寸由原來的 3 μm 縮小到 2 μm，整整縮小了 1 μm 的長度，而通過增加場極板，更改結(jié)深和漂移區(qū)濃度這些操作，HV DDDMOS的擊穿電壓由最開始的20.5 V提高到了26.3 V，對于一個工作電壓在20 V的高壓MOS器件，本文的設(shè)計完全符合設(shè)計要求。同時，本文中所研究的參數(shù)具有對原有工藝的兼容性，并沒有使用不兼容于現(xiàn)有半導(dǎo)體制造工藝的制造方法和材料，這樣可以保證論文的理論分析可以對實際工作起到一定的參考作用，最終將通過軟件仿真的結(jié)論性成果應(yīng)用于實際工作中。