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(新疆輕工職業(yè)技術學院 信息與軟件分院，烏魯木齊 830021)

0 引言

固態(tài)存儲器在我國航天航空領域和工業(yè)行業(yè)得到了廣泛應用，由于信息檢測技術的快速發(fā)展，數據存取技術也在不斷進步，固態(tài)存儲器在短周期內的海量信息存取成為了目前急需解決的難題。由于視頻、圖像、語音三路數據采集寬帶較大、速率要求較高，可以產生大量的數據，將這些數據快速地存取到固態(tài)存儲器中成為該課題研究的主要方向。由于數據誤碼、內存不足等問題，導致傳統控制性能變差，為此提出了固態(tài)存儲器短周期存取速度動態(tài)控制[1]。數據存取過程中的客觀條件變化是具有絕對性的，不變則是具有相對性的，因此在存取過程中必須隨著情況變化進行存取速度的動態(tài)控制。針對動態(tài)控制的可靠性，進行實驗分析，由實驗結果表明，動態(tài)控制使用均衡加重技術可降低數據誤碼出現的概率，擴展內存容量可提高信號存取速度，為此采用動態(tài)方式控制性能較強。

1 短周期存取速度控制原理

針對固態(tài)存儲器短周期存取速度控制方案的設計，采用現場可編程門陣列(FPGA)對LVDS接口設置以及數據的發(fā)送與處理進行控制?？删幊涕T陣列(FPGA)具有強大的邏輯處理能力，運用豐富的陣列資源可實現對短周期內數據存取速度的有效控制。LVDS是一種能夠滿足當今高性能數據傳輸應用的低壓差分信號傳輸技術，能夠為數據的傳輸提供高達3.125 Gb/s的數據率性能，由于該方法消耗功率低、噪聲小，促使LVDS成為了目前工業(yè)領域最常用的信號傳輸技術[2]。選用美國生產的DS92LV1023和DS92LV1224型號半導體作為LVDS接口芯片組，一旦系統接通電源，那么經過LVDS接口的芯片數據傳輸速度就可達到60 MB/s，而數據傳輸造成的功率消耗則小于300 mW。

將視頻數據和圖像信息全部存儲于固態(tài)存儲器之中，短周期存取速度控制原理如圖1所示。

圖1 短周期存取速度控制原理框圖

由圖1可知：LVDS接口接收的數據，經過轉換變成信號，以60 MB/s的速度發(fā)送出去。該原理采用模塊化設計方式，由1塊信號接口板和3塊數據存儲板組的，其中各個板塊是相互獨立的，單塊存儲模塊是由LVDS接口對數據接收，存儲器進行存儲，結構相對單一，為此，電路的連接設計也是比較簡單的。在接口板處進行隔離處理，防止其它信號干擾，存儲模塊采用光電耦合器對信號進行隔離，同時對存取的數據進行均衡處理，將處理后的數據通過LVDS讀取出來，上傳至測試平臺，并通過USB接口將數據傳輸到計算機中[3]。通過LVDS串行轉換，將數據轉換為信號，記錄該過程完成的時間，進而計算數據存取速度，實現短周期存取速度的控制。

2 存取速度動態(tài)控制設計

根據短周期存取速度控制原理可知，對存取的數據進行均衡處理可實現短周期存取速度的控制，但是也存在數據誤碼、存儲內存不足等問題，為了解決該問題，需進行存取速度動態(tài)控制設計。

2.1 存取信號均衡加重

在短周期存取數據的過程中，由于出現數據誤碼，導致數據傳輸信號衰減，為了保證固態(tài)存儲器短周期存取速度動態(tài)控制的有效性，在優(yōu)化設計過程中采用具有針對性的數據傳輸介質來解決數據誤碼問題。使用信號驅動器模擬信號發(fā)送端，使用信號均衡器模擬信號接收端，依然選用美國生產的DS92LV1023和DS92LV1224型號半導體作為LVDS接口芯片組，并在此基礎上，增加電纜延展器，通過雙絞線或使用同一軸線來驅動芯片內的數據流[4]。利用電纜延展器可驅動來自串行的數據流，實現雙絞線或使用同一軸線上的數據進行均衡傳輸，方便對速度進行動態(tài)控制。

使用某公司生產的DS15EA101型號均衡器，可自動均衡出發(fā)送器或驅動器信號發(fā)射的幅值[5]。針對100歐姆的差分信號，使用該均衡器最佳發(fā)射幅值為±400 mV。DS15EA101型號的均衡器對數據均衡處理肯定會耗費一定能量，使用檢測電路可將該能量轉換為信號形式輸入進去，模擬信號傳輸狀態(tài)，將接收到的信號信息再次傳遞給均衡處理器，利用該處理器控制信號傳輸的速度。將該部分接收的信息與原始信息進行對比，根據對比結果調整自動均衡處理器，使傳輸速度穩(wěn)定在一定范圍內，進而提高數據傳輸的量級增益[6]。

數據的輸出是通過電容交流耦合作用實現的，在DS15EA101型號均衡器中，接收的芯片端口連接著100歐姆的負載電荷，布置PCB板時盡量貼近該均衡器的輸入端口，縮短數據傳輸之間的距離，方便數據存取速度控制。而在均衡器的輸出端口處，需要安裝一個外置的最佳發(fā)射幅值上拉電阻和兩個50 Ω、精度為1%的普通電阻。選擇100 Ω的雙絞線傳輸介質電阻，采用交流耦合方式，使輸出的電阻值達到953 Ω。而在電纜接收端口處，也需要設置上拉電阻，同樣采用交流耦合方式，在芯片組輸入端處設立外置交流耦合濾波電容，并與100歐姆的電阻相匹配。

2.2 短周期擴大存取內存

根據上述采用的均衡加重技術，設置不同阻值的電阻來均衡電路中電流的傳輸，控制固態(tài)存儲器在短周期內的電路穩(wěn)定運行[7]。由于電路采用串行連接方式，電壓為定值，一旦電阻變大，那么電流值將下降，雖然控制了電路穩(wěn)定運行，但是對于運行時間還需進行優(yōu)化，為此提出了分時加載操作方法，增加固態(tài)存儲器內存，最大限度提高數據平均寫入時間。

采用NANDFLASH存儲器可增加固態(tài)存儲器內存，由于其內部采用非線性宏單元模式，為固態(tài)大容量內存的實現提供了廉價有效的解決方案。NANDFLASH具有頁編程、塊擦除功能，也具有專項執(zhí)行能力，當NANDFLASH在執(zhí)行自身功能時，不會受到其它因素影響，直至自身任務完成。采用該存儲器可靠性較強，但也必然會拖延數據存取時間，為此在FLASH頁編程過程中，增加加載過程和自動編程過程。其中加載過程需要完成命令指定、地址下發(fā)、數據寫入等過程；而自動編程過程相對加載過程較為復雜，當加載完成第一平面的FLASH后，第一平面所指定的頁面直接進行自動編程，在編程的同時，正在加載第二平面的FLASH，并以此類推[8]。當加載完成第N平面FLASH后，第N-1平面所指定的頁面已經完成自動編程，最終再對第N平面自動編程，如此循環(huán)。

利用分時加載操作，使用NANDFLASH增加固態(tài)存儲器內存，可保證數據被不斷寫入芯片中，大大提高了短周期存取寫入時間，具體的分時加載操作示意圖如圖2所示。

圖2 分時加載操作示意圖

設NANDFLASH分時加載等級為m，那么加載時長需滿足大于等于最大編程時長，約束條件如下所示：

(m-1)t1≥t2

(1)

公式(1)中：t1為指定地址數據進行加載的時長；t2為自動編程的時長。分時加載狀態(tài)下的NANDFLASH固態(tài)存儲器平均存取時間為：

(2)

公式(2)中：S為并行存儲芯片數量。

采用NANDFLASH分時加載操作，令平面1和平面2為第一組，平面3和平面4為第二組，對上述2組當分時加載運行起來后，任何一個時間段內，都會存在若干個小操作同時運轉。交替雙平面編程方式采用2級分時加載級數，根據公式(1)和(2)可獲取平均寫入速度，能夠滿足固態(tài)存儲器短周期存取速度動態(tài)控制優(yōu)化設計需求。

2.3 數據緩存讀取

上述使用NANDFLASH進行分時加載操作時，頁面容量為4 KB。根據該存儲器自動編程特點，設置FLASH一頁內存容納二級緩存FIFO，即先入先出資源，由于一級緩存需要容量是二級緩存需要容量的2倍，那么兩片FLASH內存可容納兩個二級緩存FIFO資源[9]?；贔PGA的二級緩存示意圖如圖3所示。

圖3 基于FPGA的二級緩存邏輯示意圖

根據FPGA雙口資源對接收的信號進行判斷，如果處理器接收到來自主機的傳輸信號，那么LVDS接口芯片組就會接收來自視頻、語言、圖像信號進行解碼信號；如果處理器未接收到傳輸信號，那么LVDS接口芯片組就會接收來自其他來源的信號進行解碼。利用芯片組將接口的信號傳送到一級FIFO_ 8k之中，如果接收的信號轉換為數據形式，且寫入的數據大于4160字節(jié)，那么將該字節(jié)以60 MB/s的速度進行讀取，當讀取到第4096個字節(jié)時，緩存到二級FIFO_ 4k之中。判斷接收的信號流情況，將信號轉換為數據，再判斷二級緩存數據量大小，如果寫入的數據大于10字節(jié)，那么將該字節(jié)以30 MB/s的速度進行讀取。在此基礎上，再次判斷一級緩存數據量大小，如果數據量還是大于4160字節(jié)，則繼續(xù)以60 MB/s速度進行讀取，當讀取到4096個字節(jié)時緩存到二級FIFO_ 4k之中，并全部寫入FLASH B模塊中。

2.4 控制指令快速擴充

使用多線組合指令控制方式減少單一控制線的使用數量，可實現控制指令的快速擴充，促使整個電路使用起來更加簡單，方便工作人員進行調試。在固態(tài)存儲器中，使用NANDFLASH交替雙平面編程方式可滿足上位機快速對指令控制的需求，以上位機發(fā)送的命令為基礎，對存儲器下達數據讀、寫、擦除、復位等一系列執(zhí)行命令，該命令傳達的可靠性是存取速度動態(tài)控制的首要問題。

采用并行發(fā)送方式將上位機的指令傳送給存儲器，指令數量x與控制線y之間的關系為：

2y>x

(3)

通常情況下，固態(tài)存儲器會使用6個指令，那么控制線為3條，在FPGA邏輯控制中會使用三線制指令來控制數據存取速度。具體指令定義如表1所示。

表1 具體指令定義

根據表1中具體指令定義對信息讀、寫、擦除、復位等一系列執(zhí)行命令進行控制，并利用三線制組合成不同指令，以此為基礎實現短周期存取速度動態(tài)控制。

針對短周期存取速度控制方案設計中存在的數據誤碼、存儲內存不足問題，使用均衡加重技術降低數據誤碼出現的概率，采用NANDFLASH存儲器進行分時加載操作擴大存儲內存。利用二級緩存對擴大后的內存數據進行緩存讀取，根據多線組合指令減少控制線數量，提高動態(tài)控制指令擴充速度，進而實現固態(tài)存儲器短周期存取速度動態(tài)控制。

3 實驗

為了驗證固態(tài)存儲器短周期存取速度動態(tài)控制設計的合理性進行了如下實驗。測試臺的信號源發(fā)送是通過自動加載數據實現的，當數據回讀到計算機中，通過視頻回放采集數據。針對數據誤碼、存儲內存不足問題，專門成立實驗小組展開研究。

3.1 數據誤碼

由于信號在傳輸過程中受到外界干擾，導致信號強度降低，致使信號受到破壞，出現誤碼。使用人造噪音來干擾模擬的現實環(huán)境，由此驗證數據誤碼對動態(tài)控制的影響。

為了使實驗結果更具有可靠性，將傳統控制方法與動態(tài)控制方法對數據誤碼進行對比分析，結果如圖4所示。

圖4 不同控制方法數據誤碼對比結果

由圖4可知：在信號接收端黑色實心點與白色實心點數量相差較小，也就說明傳統控制信號接收產生的誤碼率與動態(tài)控制信號接收產生的誤碼率基本一致，最高都可達85%左右；在信號發(fā)送端黑色實心點與白色實心點數量相差較大，明顯看出黑色實心點數量較小，也就說明傳統控制信號發(fā)送產生的誤碼率大于動態(tài)控制信號發(fā)送產生的誤碼率。傳統控制方法信號發(fā)送最高誤碼率可達到87%，而動態(tài)控制方法信號發(fā)送最高誤碼率最高為70%，兩者相差17%，且動態(tài)控制方法僅有少量的發(fā)送信號出現誤碼。由此可知，動態(tài)控制方法使用均衡加重技術可降低數據誤碼出現的概率。

3.2 內存容量

傳統控制方法直接在固態(tài)存儲器中對信號進行讀取，導致控制性能較差；而動態(tài)控制方法采用NANDFLASH存儲器進行分時加載操作擴大存儲內存，促使控制性能得到改善。為了驗證內存容量對控制性能的影響，將傳統控制方法與動態(tài)控制方法對不同內存容量下，信號發(fā)送情況進行對比，結果如表2所示。

表2 不同內存容量下控制信號發(fā)送情況

根據表2可知，在不同內存容量下，使用不同控制方法信號傳輸速率也不同，隨著內存容量增大，采用動態(tài)控制方法信號傳輸速率比傳統控制方法速率要快，最快可達到5500 bps，與傳統方法相比快出2000 bps。以該結果為基礎，將兩種控制方法在不同內存下，對信號存取速度控制性能展開對比分析，結果如圖5所示。

圖5 不同內存下兩種方法控制性能對比結果

由圖5可知：由于在短周期受到時間限制，對于最初信號存取控制不能達到100%。當內存為64 MB時，傳統控制方法與動態(tài)控制方法差別較小，均保持在80%以上；當內存為128 MB時，傳統控制性能下降，低于80%。而動態(tài)控制性能仍然保持在80%以上；當內存為1024 MB時，傳統方法與采用動態(tài)方法控制性能下降最多，分別下降10%和21%。內存繼續(xù)擴大，傳統方法性能持續(xù)下降，而動態(tài)控制方法穩(wěn)定在60%左右。由此可知，擴展內存容量可提高信號存取速度，采用動態(tài)控制方法性能較好。

3.3 實驗結論

實驗采用兩種方法對比的形式對所提固態(tài)存儲器短周期存取速度動態(tài)控制方法的性能進行驗證。分別測試了傳統控制方法和所提動態(tài)控制方法的誤碼率和內存容量。實驗先對誤碼率進行測試，利用人造噪音作為干擾因素，來干擾模擬的現實環(huán)境，測試數據誤碼對動態(tài)控制的影響；設置固態(tài)存儲器的不同內存容量，在不同容量情況下，讀取信號；測試兩種不同方法的信號發(fā)送情況并進行對比。通過對比傳統控制方法與動態(tài)控制方法，可總結實驗結論：動態(tài)控制方法使用均衡加重技術可降低數據誤碼出現的概率，在發(fā)送端信號誤碼率較小，而采用傳統控制方法誤碼率最高可達到87%。由于在短周期受到時間限制，對于最初信號存取控制不能達到100%。內存繼續(xù)擴大，傳統方法性能持續(xù)下降，而動態(tài)控制方法在60%左右波動。由此可知，使用均衡加重技術可降低數據誤碼出現的概率，擴展內存容量可提高信號存取速度，為此采用動態(tài)方式控制性能較強。

4 結束語

固態(tài)存儲器短周期存取速度動態(tài)控制設計采用均衡加重技術提高了信號傳輸質量，降低了誤碼出現的概率；使用NANDFLASH雙平面交替編程的分時加載操作方式，提高了信號平均存取速度；利用FRGA二級緩存提高數據精準度，基于多線組合指令有效減少控制線使用數量，促使整個電路設計更加簡單。通過對短周期存取速度的優(yōu)化設計，可大大提高動態(tài)控制性能，但同時信號傳輸穩(wěn)定性卻無法得到有效控制，為此，需工作人員對信號傳輸穩(wěn)定性進行深入研究。

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