阮建新，肖培磊

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫 214072）

1 引言

在模擬電路中，能夠提供穩(wěn)定的電壓或者電流的基準(zhǔn)是必不可缺的；基準(zhǔn)的精度、溫漂、電源抑制比等指標(biāo)直接影響了整個(gè)電路的特性[1]。本文首先闡述了常規(guī)的帶隙基準(zhǔn)結(jié)構(gòu)，在此結(jié)構(gòu)的基礎(chǔ)上提出了一種新型的無運(yùn)算放大器的基準(zhǔn)結(jié)構(gòu)。相比于常規(guī)結(jié)構(gòu)，該電路結(jié)構(gòu)簡(jiǎn)單，有較低的溫度系數(shù)和較高的電源抑制比特性。

2 帶隙基準(zhǔn)的基本原理

由于三極管的基級(jí)和集電極的電壓Vbe是一個(gè)負(fù)溫度系數(shù)的參數(shù)，兩個(gè)電流濃度不同的三極管的Vbe相減可以得到一個(gè)熱電勢(shì)VT，VT是一個(gè)正溫度系數(shù)的參數(shù)，因此將Vbe和VT兩個(gè)參數(shù)按照一定的比例相加，就可以得出一個(gè)和溫度無關(guān)的電壓VREF。具體推導(dǎo)公式[2]如下：

將式（1）的兩邊分別求導(dǎo)，可得：

從以上等式可以得出基準(zhǔn)電壓公式如下：

3 電路結(jié)構(gòu)及其分析

3.1 常規(guī)的帶隙基準(zhǔn)結(jié)構(gòu)

圖1是常規(guī)的帶隙基準(zhǔn)結(jié)構(gòu)[1]，M 1、M 2、M 3組成電流鏡，Q1和Q2是發(fā)射級(jí)面積成比例的三極管，運(yùn)放用來嵌位A、B兩點(diǎn)電壓，在R1上產(chǎn)生PTAT電流，鏡像給R2，然后產(chǎn)生基準(zhǔn)電壓VREF。

圖2是常規(guī)無運(yùn)放的帶隙基準(zhǔn)結(jié)構(gòu)[2]，M 1、M 2、M 3、M 4、M 5組成電流鏡，Q1和Q2是發(fā)射級(jí)面積成比例的三極管，電流鏡用來嵌位A、B兩點(diǎn)電壓，在R1上產(chǎn)生PTAT電流，鏡像給R2，然后產(chǎn)生基準(zhǔn)電壓VREF。

圖1中，由于運(yùn)放存在失調(diào)電壓，會(huì)影響基準(zhǔn)的精度、電源抑制比等特性，雖然可以通過對(duì)運(yùn)放進(jìn)行重新設(shè)計(jì)得到較好的性能，但這會(huì)增加設(shè)計(jì)難度以及引入新的噪聲和功耗；圖2利用電流鏡嵌位電壓避免運(yùn)放的使用，但是由于MOS管的溝道長(zhǎng)度調(diào)制效應(yīng)，也會(huì)導(dǎo)致基準(zhǔn)源的精度較低。

本文在上面兩種常規(guī)結(jié)構(gòu)的基礎(chǔ)上重新提出了一種新型的無運(yùn)放帶隙基準(zhǔn)電路結(jié)構(gòu)，如圖3所示。

圖1 常規(guī)帶隙基準(zhǔn)電路

圖2 常規(guī)無運(yùn)放帶隙基準(zhǔn)電路

圖3 新型無運(yùn)放帶隙基準(zhǔn)電路

3.2 基準(zhǔn)電壓產(chǎn)生電路

圖 3 中，M 1、M 4、M 12 的寬長(zhǎng)比為 3∶2∶1，M 5、M 6、M 7∶M 9 的寬長(zhǎng)比相同；Q2、Q3、Q4、Q5并聯(lián)的三極管數(shù)目比為 1∶m∶1∶1。電阻 R3、R4、R9的比值為 1∶1∶1，電阻R5、R7比值為 1∶1；M 2 的源端鏡像輸出給其他電路；M 8由外界提供合適的偏置。

Q2、Q3、R5、R7形成 PTAT 電流；Q4、Q5提供負(fù)反饋電路控制M 1柵級(jí)電平，最終控制電流I的大??；由于M 5、M 6、M 7∶M 9 的寬長(zhǎng)比相同，所以電流 I3和 I4也相同。由于R3和R4相等，Q2和Q4也相同，所以電流I1和I2相等；可以得出PTAT電流如式（6）所示：

通過電阻R3產(chǎn)生的電壓和Vbe2相加可以得到式（7）：

下面對(duì)電路中的負(fù)反饋進(jìn)行分析。

首先Q4、Q5形成的是共射-共基的負(fù)反饋放大電路。假設(shè)節(jié)點(diǎn)①的電位增大ΔV1，VREF增大ΔV1，通過Q4的電流I3也會(huì)變大；節(jié)點(diǎn)②的電壓變化見式（8）[4]：

RC為從Q5集電極看到的等效負(fù)載電阻。

從式（8）可知反饋電壓ΔV2為負(fù)反饋，當(dāng)把ΔV2加在NMOS管M 12上時(shí)，I4電流變小，通過鏡像使得I3也變小，從而抵消了ΔV1使電流I3變大的部分，起到穩(wěn)定電流I3的作用，I3和I4的穩(wěn)定會(huì)使得Q4和Q5的基級(jí)電壓保持穩(wěn)定，進(jìn)而輸出基準(zhǔn)電壓VREF也保持穩(wěn)定。這是第一路負(fù)反饋。

節(jié)點(diǎn)①的電位增大ΔV1，使得VREF也增加V1，負(fù)反饋電壓ΔV2施加在NMOS管M 1，使得通過M 1的電流I變小，則最后的基準(zhǔn)電壓VREF也變小，如公式（9）[5]所示。

從式(9)可以得出，負(fù)反饋的電壓改變量與-ΔV1成正比，所以這是第二路負(fù)反饋。

這兩路負(fù)反饋使電路相比于普通結(jié)構(gòu)具有更大的環(huán)路增益，從而提高了環(huán)路的抗干擾能力和電路的電源抑制比，減小了常規(guī)結(jié)構(gòu)中溝道調(diào)制效應(yīng)對(duì)基準(zhǔn)源精度的影響。

4 仿真結(jié)果分析

基于TSMC 0.35 μm的CMOS工藝庫，對(duì)電路的啟動(dòng)過程、溫度系數(shù)和電源抑制比進(jìn)行仿真。

圖4 電路的啟動(dòng)仿真曲線

電源電壓從0～5 V，啟動(dòng)電路從0～3.5 V，檢查電路是否能夠啟動(dòng)。如圖4所示，該電路能夠正常啟動(dòng)，啟動(dòng)時(shí)間約為5 μs。

圖5 帶隙基準(zhǔn)輸出電壓V REF的溫度變化曲線

如圖5所示，在室溫下VREF的溫度系數(shù)約為0。由圖5中的曲線計(jì)算可得，該電路在-40～125℃的溫度范圍內(nèi)溫度系數(shù)為4.2×10-6/℃。

圖6 帶隙基準(zhǔn)的PSRR特性曲線

圖6所示為電源抑制比與頻率的曲線。從圖6可得，在頻率較低的情況下電源抑制比為79 dB，具有較高的電源抑制比。

表1 本文帶隙基準(zhǔn)源與相關(guān)文獻(xiàn)中電路的比較

表1列出了三種電路的參數(shù)，從表1中可知本文提出的新型無運(yùn)放帶隙基準(zhǔn)電路的各個(gè)參數(shù)都較好。

5 結(jié)論

本文在常規(guī)帶隙基準(zhǔn)電路的基礎(chǔ)上提出了一種新型的無運(yùn)放帶隙基準(zhǔn)電路。該電路消除了運(yùn)放失調(diào)電壓等參數(shù)對(duì)基準(zhǔn)精度的影響，降低了設(shè)計(jì)難度。該電路比傳統(tǒng)的無運(yùn)放電流鏡帶隙基準(zhǔn)具有更高的電壓精度和電源抑制比。在5 V的電源電壓下，啟動(dòng)時(shí)間約為5 μs，在-40～125℃的溫度范圍內(nèi)，溫度系數(shù)約為4.2×10-6/℃，電源抑制比為 79 dB。

參考文獻(xiàn)：

[1]RAZAVIB.模擬CMOS集成電路設(shè)計(jì)[M].陳貴燦，程軍，張瑞智，等譯.第一版.西安：西安交通大學(xué)出版社，2005.

[2]AALEN P E.模擬CMOS集成電路設(shè)計(jì)[M].馮軍，等譯.第二版.北京：電子工業(yè)出版社，2005.

[3]馮樹，王永祿，張躍龍.一種新型無運(yùn)放CMOS帶隙基準(zhǔn)電路 [J].微電子學(xué)，2012,42（3）：336-339.

[4]華成英，童詩白.模擬電子技術(shù)基礎(chǔ)[M].第四版.北京：高等教育出版社，2006.

[5]Robert C Dobkin，Monte Sereno.Bandgap Voltage and Current Reference[P].US:8085029B2.

[6]楊曉春，于奇，宋文青.一種采用斬波調(diào)制的高精度帶隙基準(zhǔn)源的設(shè)計(jì)[J].微電子學(xué)與計(jì)算機(jī)，2013(1):23.

[7]丁大勝，徐世六，王永祿.一種分段溫度補(bǔ)償BiCMOS帶隙基準(zhǔn)源[J].微電子學(xué)，2012，42(3):340-343.

[8]梁愛梅，凌朝東.電流鏡型二次曲率補(bǔ)償?shù)膸痘鶞?zhǔn)源設(shè)計(jì)[J].華僑大學(xué)學(xué)報(bào):自然科學(xué)版，2010，31(3):267-271.